K
kamejoko80
Guest
Tôi đang sử dụng các công cụ Webpack ISE 6,2.
Trong phần mô phỏng (hợp tác với Modelsim), công cụ có thể thay đổi một dạng sóng để VHDL bench thử mã.Nó có thể tạo ra Verilog bench thử mã?
Trong phần mô phỏng (hợp tác với Modelsim), công cụ có thể thay đổi một dạng sóng để VHDL bench thử mã.Nó có thể tạo ra Verilog bench thử mã?