Câu hỏi về thiết kế LDO

  • Thread starter rajanarender_suram
  • Start date
[Quote = ashish_chauhan] ... nhưng trong một thiết kế gần đây Mà tôi đã tôi đã có một mặt bằng hiện tại của vài trăm nA trong feedbak điện trở và ít hơn so với một UA mặt đất hiện tại ở EA và thiên vị của nó. [/B] Ông có thể cho tôi biết về các thông số kỹ thuật của thiết kế như vậy, đặc biệt là thoáng qua và thả những người thân, xin vui lòng. Ngoài ra tôi có một câu hỏi liên quan: Nếu giai đoạn EA mà các ổ đĩa yếu tố vượt qua được tải bởi một diode kết nối PMOS transistor, hạn chế về kích thước của bóng bán dẫn kết nối diode [như trong trường hợp này cấu hình xuất hiện để được như nếu điều này diode kết nối transistor phản ánh hiện tại để các yếu tố vượt qua, và những gì tôi biết là cho gương hiện tại có khó khăn để kết hợp tốt, chúng ta nên vi phạm các hạn chế hoặc những gì? ]
 
Trước hết cho tôi cập nhật ... những con số mà tôi đã nói cho chế độ chờ hoặc chế độ năng lượng ow ... Thứ hai, tôi không thể hiểu Tại sao các bạn nói của một thiết bị kết nối diode tải đầu ra EA ... Tôi không có bất kỳ thiết bị như vậy trong thiết kế của tôi ... Trong chế độ bình thường, EA của tôi tiêu thụ khoảng 10 ~ 12uA, rò rỉ thông tin phản hồi điện trở vẫn giữ nguyên. Xin lỗi vì tôi không thể tiết lộ các thông số kỹ thuật cho đến silicon.
 
[Quote = ashish_chauhan] Thứ hai, tôi không thể hiểu Tại sao các bạn nói của một thiết bị kết nối diode tải đầu ra EA ... Tôi không có bất kỳ thiết bị như vậy trong thiết kế của tôi ... Trong chế độ bình thường, EA của tôi tiêu thụ khoảng 10 ~ 12uA, rò rỉ thông tin phản hồi điện trở vẫn giữ nguyên. Xin lỗi như tôi không thể tiết lộ các thông số kỹ thuật cho đến silicon. [/B] có nghĩa là các diode được kết nối gần các yếu tố thông qua (ví dụ) trong sơ đồ đính kèm ở http://www.edaboard.com/viewtopic. php t = 295.065 [quote = ashish_chauhan] Trong chế độ bình thường EA của tôi tiêu thụ khoảng 10 ~ 12uA, rò rỉ thông tin phản hồi điện trở vẫn giữ nguyên. Xin lỗi như tôi không thể tiết lộ các thông số kỹ thuật cho đến silicon. [/B] Tôi đã yêu cầu các thông số kỹ thuật như vậy để ước tính một spec hợp lý cho mặt đất hiện tại trong thiết kế của tôi như tôi đã thả 0.1V, 5MA tối đa ra khỏi hiện tại, [ i] và 0.12V tối đa spike-dip-[/i] và hiện tại mặt đất không được xác định. Vì vậy, tôi đã yêu cầu để ước tính một spec để đặt cho tự ngã của tôi (đây là một dự án giáo dục và thiết kế chỉ là thực hiện và không có fabr thức). Vì vậy, bạn có thể đề nghị một giá trị hợp lý theo các thông số kỹ thuật.
 
quatarnion whats giá trị của nắp đầu ra ur ...? và em Ngân sách tổng số hiện tại?
 
Cap giá trị so với sản lượng tối đa là 100pF (trên chip Cap) và sản lượng hiện tại tối đa là 5mA, Và tôi muốn để giả định một giá trị hợp lý cho mặt đất hiện tại (tôi đoán nó sẽ được nhỏ, vấn đề là tôi cần phải điều chỉnh một tải OSC tinh thể ổ đĩa hiện thời trong phạm vi MHz: |)
 
Như bạn có thể thấy trong hình: không có UGB tải của hệ thống LDO là ít hơn P1 (do nắp đầu ra bên ngoài). Vì vậy, nếu tôi có giới thiệu một số không ESR và P2 (do EA, như tôi không thể giữ xảy ra P2 ngoài UGB đầy tải), tôi phải giới thiệu họ vượt quá phạm P1 .... True cho hệ thống? các hiệu ứng có UGB ít hơn cho tải không là những gì? và làm thế nào tôi có thể cải thiện nó??
 
(nếu LDO là ổn định) Tôi nghĩ rằng nếu điều này là do nắp đầu ra của bạn sau đó nó có vẻ là đủ lớn mà nó bắt transients & PSRR tốt.
Click to expand...
 
Tôi có nghĩa là kể từ khi cực chi phối của bạn là ở tần số rất thấp nhưng bạn có một lợi lớn để các PSRR tần số thấp nên là OK & PSRR sẽ tăng giảm giá trị là ở tần số tương đối nhỏ nhưng bắt đầu từ ban đầu từ một PSRR rất tốt, tham gia các sản lượng nắp vào xem xét nắp đầu ra nên chăm sóc của PSRR tần số cao (như bạn đang sử dụng một nắp ra lớn); Vì vậy, có vẻ như là một hiệu ứng đã hủy bỏ tăng lớn khác ở tần số thấp và tăng vừa phải ở tần số cao hơn = đó là những gì Tôi có nghĩa là bởi PSRR là tốt. Trong khi thoáng qua tôi nghĩ rằng bạn đang phụ thuộc mạnh mẽ trên nắp đặt ra để nó mayn't bị ảnh hưởng ở tất cả, tùy thuộc vào giá trị vốn hóa. Đây là những mong đợi của tôi, có thể là một số không đúng, tôi cần xác nhận.
 
tôi có thể giữ phản ứng freq của LDO như thể hiện trong hình? hoặc nên tôi làm cho UGB không tải đi xa hơn P1 để tôi có thể giới thiệu một cực (do EA) và không (ESR) trong khu vực chung và vẫn có thể tăng UGB của tôi
 
freq đáp ứng cho noload là hoàn toàn tốt đẹp ... (Tôi giả sử bạn có lợi nhuận giai đoạn enaough trong trường hợp này ... khoảng 90 deg) Low UGB sẽ không thực sự ảnh hưởng đến hiệu suất của ldo coz trong điều kiện tải thấp (nói chung) không có nhiều biến thể của tải trọng ... để có UGB thấp (có nghĩa là thời gian đáp ứng chậm hơn) sẽ không có một vấn đề. tải đầy đủ, bạn có UGB tốt như vậy một lần nữa ... no probs! [Size = 2] [color = # 999999] Thêm vào sau khi 4 phút: [/color] [/size] toán qua tec non - tôi thấy các sơ đồ mạch ur ldo (không nắp) bao nhiêu hiện nay được đốt ở trạng thái quescient ...? Nó xuất hiện như u đang cố gắng để thêm một số không trong chức năng chuyển giao được vòng lặp ... và tôi cũng cud không thấy 2 "số không RHP".
 
Sau đó, tôi nghĩ rằng bạn đã thực hiện một eror typo trong bài viết "vòng lặp ổn định" nơi u cho biết có thể do hai zeroes RHP của nó ... (Chỉ kiểm tra ở đó): D
 
Thật sự tôi nói hai RHP cực , và sau này tôi phát hiện ra rằng đây là ngay từ những phân tích số không cực (đính kèm). :)
 
(RHP cực) bên trong ur UGB ...? Nếu có thì ur hệ thống là khả năng không ổn định (Tôi biết bạn biết rằng) cho biết ur reg là nghĩa vụ phải cung cấp một PLL làm việc tại freqs của 22Mnz đến 1.9GHz ... Bạn có thực sự cần băng thông vòng lặp trong phạm vi đó ... hoặc chỉ psrr cao trong những phạm vi freq wud làm? Tôi đã làm một reg (không nắp) cho PLL trong công ty trước đây của tôi ... PLL đã được yêu cầu làm việc tại một số 400Mhz ... nhưng ny vòng lặp băng thông chỉ 3MHz. nhưng nó đã có một psrr + 40dB trong freqs phạm vi PLL. và thiết kế đang làm việc trên silicon. vì vậy chỉ cần phân tích nếu u thực sự cần một UGB rất cao.
 
có tôi chỉ cần một PSRR đó là tốt trong phạm vi đó và để đạt được điều này, tôi cần phải mở rộng UGB của tôi đến mức mà bắt PSRR do nắp đầu ra (tức là PSRR điểm tồi tệ nhất được tăng cường), và vì vậy tôi cần đạt được UGB của 10MHz. Tôi có một câu hỏi về sản lượng trên nắp chip, các loại thông thường được sử dụng cho ldo là những gì (100pF) MIM sẽ có một không gian rộng lớn và MOScap sẽ tạo ra tiếng ồn flicker lớn?
 
Tôi chỉ sử dụng một moscap ... không mimcaps ...
 
Và những gì về bồi thường giá vốn (s)? (MOScap hoặc MIM hoặc tùy thuộc vào giá trị điện dung)
 
cũng có câu trả lời thích hợp là "nó phụ thuộc", nhưng tôi thường đi với Mos mũ ..: D
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top