Xin rõ nghi ngờ của tôi

[deepu_s_s]

Hello Friends,

Tôi gặp hai nghi ngờ

1) là có anyway để thiết kế 16-bit adder mà không cần cho vòng lặp?
2) Tôi muốn sử dụng này adder trong số nhân.Làm thế nào tôi có thể sử dụng đơn vị thiết kế trong khối nhân?I Shall sử dụng 'và nhanh chóng bao gồm các adder?

Thanks and Regards
Deepak

 

[echo47]

Trong Verilog hoặc VHDL, chỉ cần sử dụng ' ' nhà điều hành.Nó hoạt động với tín hiệu có bất kỳ số bit.

 

[amitgangwar_vlsi]

trong VHDL bạn có thể viết một thủ tục trong một gói cho adder và sau đó bạn có thể gọi nó như là tuyên bố đồng thời hay tuần tự bất cứ điều gì bạn muốn trong ..... thầu
tôi đã không dưới đứng đó như thế nào là bạn thiết kế adder sử dụng cho vòng lặp ...

 

[deepu_s_s]

Tôi gắn file Verilog của desing Lưu Adder Carry của tôi

Xin có một cái nhìn tại đó và làm bất cứ chỉnh nếu cần thiếtmodule csa (a, b, tổng hợp, thực hiện);

input [15:00] a, b;

đầu ra [15:00] tổng hợp;
reg [15:00] tổng hợp;

sản lượng thực hiện;
reg thực hiện;

reg [15:00] temp_sum, temp_carry;
reg [16:00] sum_temp, carry_temp;
số nguyên i;luôn luôn @ (một hoặc b)
bắt đầu
for (i = 0; i <= 15; i = i 1)
bắt đầu
temp_sum = a ^ b ;
temp_carry = a & b ;
cuối
carry_temp = (temp_carry, 1'b0);
sum_temp = (1'b0, temp_sum);
sum_temp = sum_temp carry_temp;
tổng = sum_temp [15:00];
mang = sum_temp [16];
cuối
endmodule

 

[echo47]

Mã của bạn có vẻ chính xác, tuy nhiên Xilinx ISE, tổng hợp các ' ' nhà điều hành hiệu quả hơn:
Mã số:

module đầu (a, b, tổng hợp, thực hiện);

input [15:00] a, b;

sản lượng thực hiện;

đầu ra [15:00] tổng hợp;(mang theo chỉ định, tính tổng) = a b;

endmodule

 

[deepu_s_s]

Hi echo,
Chúng tôi có thể làm điều này bằng cách sử dụng kỹ thuật đường ống?Thêm vào sau khi 12 phút:và là một trong nhiều nghi ngờ ....

Tôi đã từng viết mã cho CSA trong một tập tin và tôi muốn sử dụng những CSA trong phân hệ số nhân ...

Làm thế nào tôi có thể sử dụng adders trong module multplier?i sẽ nhanh chóng các adder?Thêm vào sau khi 2 giờ 11 phút:Tôi đã có một nghi ngờ gì thêm ... Xin giúp tôi với

Xem xét 16 bit thầu ...Vì vậy, kết quả phải có một chút 32 rộng.Tôi đang sử dụng cây wallace thầu.

Trong đó, giai đoạn cuối cùng sẽ nhận được hai kết quả thực hiện và tổng hợp ...hai được trao cho CPA.Nghi ngờ của tôi là những gì sẽ được chiều rộng của các yếu tố đầu vào lúc CPA.Là họ sẽ được 16 bit hoặc 32 bit rộng?

Tôi cũng gắn các tài liệu hỗ trợ.Tôi thiết kế với tham chiếu đến mô hình

Thanks and Regards
DeepakThêm vào sau khi 1 phút:Đây là doc.

 

[echo47]

Nếu 16-bit adder là quá chậm cho tốc độ đồng hồ của bạn, sau đó bạn có thể chia nó thành hai hoặc nhiều phần và đường ống dẫn chúng.

Nếu bạn muốn sử dụng một mô-đun bên trong của một mô-đun, có, bạn nhanh chóng nó.Đó là việc phân cấp như thế nào mô-đun.

Tôi không biết nhiều về thiết kế thầu, xin lỗi.Tôi thường sử dụng các toán tử '*', và để cho các công cụ tổng hợp xây dựng hệ số, hoặc sử dụng một khối FPGA thầu.

 

[deepu_s_s]

nhờ ok echo .....