Xilinx Cảnh báo

[Osbourne]

Chào,

khi tôi tổng hợp VHDL thiết kế của tôi, tôi nhận được thông báo sau đây:

Chú ý: HDLParsers: 3.498 - Không, tiểu học trung học đơn vị trong tập tin "C: / Xilinx / PD / carrier_add.vhd Bỏ qua tập tin này từ các dự án tập" dpd_vhdl.prj "..

Thiết kế công trình đúng, nhưng tôi không biết những tin nhắn này có nghĩa là.
Somebody help?

Kính trọng,
Osbourne

 

[Renjith]

Chào,
Hope u có instantiated một Xilinx lõi IP trong mã ur.
Trong trường hợp đó, u có thể bỏ qua cảnh báo này ..

Công cụ này sẽ tạo ra một hộp đen trong khi synthesising thiết kế này vì nó là một lõi IP.
Đi trước ...b sẽ không có bất kỳ vấn đề với thiết kế tổng hợp của bạn.

Kính trọng,
Renjith

 

[chaitu2k]

yes ... tôi nghĩ rằng Osbourne là đúng ... vì tôi đôi khi được sử dụng để nhận lỗi này trong 6.3i .... nhưng nó mang lại cho một hộp màu đen tạo ra các cảnh báo trong 7.1i .....