Verilog-AMS tại Cadence

[goldeboy]

Xin chào,
Tôi muốn thử nghiệm một mô hình của một amp op tại Cadence viết bằng Verilog-AMS.Tôi đã biên soạn các Verilog-AMS mã thành công.Tôi cũng đã tạo ra các biểu tượng.Nhưng tôi đã tìm thấy vấn đề khi tôi đã cố gắng đặt các biểu tượng trong một cửa sổ schematic và mô phỏng một mạch bench thử nghiệm.Tôi nghĩ rằng có một cấu hình: tạo một cấu hình xem vv.
Xin vui lòng, tôi cần sự giúp đỡ của bạn: Quý vị có bất kỳ ví dụ giải thích làm thế nào để mô phỏng một bài kiểm tra mạch bàn trong cadence với Verilog-AMS một mô-đun?
Cảm ơn bạn rất nhiều.

 

[gunturikishore]

Mở biểu tượng của bạn và tiết kiệm như Spectre xem.Hãy cố gắng tạo ra các netlist và nhìn thấy biểu tượng được xác định trong netlist đầu tiên bao gồm các chân giao diện.

Có lẽ bạn cần phải sửa đổi CDF còn nếu nó làm việc dont sau đó cũng có.Mở CDF cho các ký hiệu và bao gồm các danh sách pin trong thông tin mô phỏng "" phần của ký hiệu.Sau đó bạn có thể cần phải mở một lần xem cấu hình để nói rằng bạn đang sử dụng Verilog thay vì bất cứ mạch.Mà bạn cần phải chỉ định trong cửa sổ Configuration.Cho rằng bạn cần phải sử dụng Editor Hierarchy cung cấp trong công cụ và tạo ra một cái nhìn tế bào với Hierarchy biên tập cùng tên của sơ đồ mà bạn sẽ sử dụng biểu tượng.Trên thực tế Hierarchy biên tập gọi là Cofiguration cho dù bạn đang sử dụng một sơ đồ, netlist, Verilog, VHDL hay Verilog-A cho một biểu tượng được sử dụng trong schematic

Hãy thử làm theo các bước theo thứ tự đó.Một chút khôn lanh và bạn cần phải làm theo các tài liệu nhiều Cadence có lẽ trong tiến trình của nó.Tuy nhiên, công cụ là giá trị đang cố gắng để có kết quả và sử dụng đa năng của nó.Tôi sử dụng nó đôi khi trở lại và tôi không chắc chắn nếu các thủ tục là giống nhau trong các phiên bản cập nhật.