C
cfreng2
Guest
Hi all,
Bất cứ ai có thể giúp tôi giải quyết vấn đề này?hoặc ít nhất là cho tôi bất cứ điều gì để đọc mà có thể giúp tôi trả lời vấn đề này.
Dưới đây là:
Một hỗn hợp đồng bộ tín hiệu-chip được thiết kế để làm việc tại 750 MHz có cùng một đồng hồ
mã nguồn, nhưng độc lập đồng hồ cho các loại cây A / D Converter (ADC) và kỹ thuật số xử lý tín hiệu baseband.Cả hai sự chậm trễ đồng hồ chèn cây phụ thuộc vào điều kiện hoạt động.ADC là sự chậm trễ đồng hồ chèn 1.2nsą0.1ns, và đồng hồ kỹ thuật số cây chèn sự chậm trễ là 1.5nsą0.1ns.Ngoài ra, các địa phương nghiêng của cả hai đồng hồ là ą70ps.Các ADC lượng đăng ký và tiếp nhận flip-flop trên kỹ thuật số bên cạnh-là kích hoạt và có thiết lập lần 70ps, đồng hồ để sản lượng của sự chậm trễ 150ps và giữ 100ps lần.Lấy được tối thiểu và tối đa lý sự chậm trễ cho các khối logic combinationalgiữa các ADC đăng ký và flip-flops về mặt kỹ thuật số.
Bất cứ ai có thể giúp tôi giải quyết vấn đề này?hoặc ít nhất là cho tôi bất cứ điều gì để đọc mà có thể giúp tôi trả lời vấn đề này.
Dưới đây là:
Một hỗn hợp đồng bộ tín hiệu-chip được thiết kế để làm việc tại 750 MHz có cùng một đồng hồ
mã nguồn, nhưng độc lập đồng hồ cho các loại cây A / D Converter (ADC) và kỹ thuật số xử lý tín hiệu baseband.Cả hai sự chậm trễ đồng hồ chèn cây phụ thuộc vào điều kiện hoạt động.ADC là sự chậm trễ đồng hồ chèn 1.2nsą0.1ns, và đồng hồ kỹ thuật số cây chèn sự chậm trễ là 1.5nsą0.1ns.Ngoài ra, các địa phương nghiêng của cả hai đồng hồ là ą70ps.Các ADC lượng đăng ký và tiếp nhận flip-flop trên kỹ thuật số bên cạnh-là kích hoạt và có thiết lập lần 70ps, đồng hồ để sản lượng của sự chậm trễ 150ps và giữ 100ps lần.Lấy được tối thiểu và tối đa lý sự chậm trễ cho các khối logic combinationalgiữa các ADC đăng ký và flip-flops về mặt kỹ thuật số.