@ trong Verilog

A

ASIC_intl

Guest
@ Là biểu tượng được sử dụng để kiểm soát thời gian trong Verilog synthesizable?Là @ (posedge CLK) một synthesizable xây dựng?

 
Nếu tôi, nơi bạn, tôi sẽ tham khảo ý kiến một cuốn sách hướng dẫn sử dụng văn bản hoặc công cụ.

Synopsys HDL như hướng dẫn sử dụng là một trình biên dịch tốt nhất.Bạn có thể giả định rằng hầu hết các chi tiết áp dụng cho các công cụ tổng hợp khác.
http://www.stanford.edu/class/ee108b/labs/verilog_reference.pdf

 
Tài liệu của bạn không có câu trả lời cho câu hỏi của tôi.

U có thể xin tham khảo tôi vào trang trong tài liệu trong các liên kết ở trên, nơi nó viết về synthesizability của @ trong Verilog?

 
ASIC_intl đã viết:

Là @ (posedge CLK) một synthesizable xây dựng?
 
http://www.cs.utah.edu/classes/cs3700/handouts/VerilogQuickRef3up2.pdf

 
luôn luôn @ () thường được dùng để thêm một số yếu tố vào danh sách độ nhạy cho ví dụ

1.luôn luôn @ (posedge CLK) tuyên bố bên cạnh đề nghị trình biên dịch để kích hoạt trình tự báo cáo theo khối thường luôn luôn kèm theo trong dấu ngoặc () nếu cạnh tích cực của đồng hồ được kích hoạt hoặc kích hoạt.
2.luôn luôn @ (dữ liệu hoặc thiết lập lại hay đọc hoặc is_legal
hoặc data_ready hoặc seenTrailing hoặc
seenZero hoặc zeros hoặc bits_seen) tương tự như vậy bên cạnh các tuyên bố kích hoạt đoạn code dưới nó nếu có bất kỳ sự thay đổi trong các biến bên trong các khối nhớ luôn luôn thay đổi tuyên bố đầu tiên chỉ dành cho cạnh tích cực hoặc tăng cạnh hoặc khi tín hiệu mà đi từ thấp đến cao.Thêm vào sau khi 10 phút:http://www.esnips.com/_t_/samir palnitkar?q=samir palnitkar thử tải về các cuốn sách Verilog HDL bởi palnitkar samir từ liên kết đó và có luôn @ là synthesizable

 
Nhưng công cụ tổng hợp luôn luôn bỏ qua những sự kiện như thời gian kiểm soát vv đồng hồ posedge mà xuất hiện sau ký hiệu @.

Các tiện ích của @ biểu tượng là gì để được synthesizable nếu công cụ tổng hợp bỏ qua những sự kiện như CLK posedge; (một hoặc b hoặc c) vv sau khi các biểu tượng @?

 
Trích:

Nhưng công cụ tổng hợp luôn luôn bỏ qua những sự kiện kiểm soát thời gian như đồng hồ posedge.
 
Bỏ qua những gì mà nó không có nghĩa là nó một lỗi hoặc cảnh báo một cố gắng để được cụ thể và bối cảnh mà bạn đang sử dụng là những gì mà @ posedge CLK???Thêm vào sau khi 1 phút:Ông ASIC_intl

 
Hi FVM

Ai nói với bạn điều này "Vì thế nào xây dựng được trình bày trong sách hướng dẫn về cơ bản là synthesizable" ?!!!!
Chúng tôi đã đi qua nhiều sách inclucing cơ bản.

Hi prashanthknl

Nếu bạn đặt một # đăng công cụ synthsis bỏ qua nó.Nếu bạn đặt một tín hiệu bổ sung thêm tên trong danh sách nhạy cảm, bạn sẽ tìm thấy nó một lần nữa để synthsizes flop một.Nó là do các công cụ tổng hợp lý do bỏ qua những sự kiện như posedge CLK etc sau ký hiệu @.

 
Trích:

Ai nói với bạn điều này "Vì thế nào xây dựng được trình bày trong sách hướng dẫn về cơ bản là synthesizable" ?!!!!
 
Hi FVM!

U pin có thể trỏ đến các trang mà nó được viết rằng @ là synthesizable rõ ràng khi bạn đang nói?

Didi có thể là bạn không hiểu rõ cấu trúc và nó synthesizability đúng.Hãy nghĩ và trả lời.

 
as such is synthesisable is as meaningful as discussing this for a { }
token.

Thảo luận về nếu @
như vậy là synthesisable là như có ý nghĩa như thảo luận này cho một token ().Tôi đã thực hiện một (negligibly giản thể) tuyên bố trong lĩnh vực này:
Trích:

Sự kiện đồng bộ (posedge, negedge) được hỗ trợ, không đồng bộ không được hỗ trợ.
 
HI Fvm

U đã gửi liên kết dẫn sử dụng của Synopsys.Là tài liệu tham khảo ngôn ngữ Verilog dẫn sử dụng khác nhau từ đó?Tôi tìm thấy Synopsys DC dẫn sử dụng là khác nhau từ liên kết dẫn sử dụng mà bạn đã cung cấp.Do u nghĩ rằng một trong những hoàn toàn nên đọc tài liệu đó mà bạn đã được gửi đến làm việc trong thiết kế kỹ thuật số?

 
Đáng tiếc là tôi không biết Synopsys DC dẫn sử dụng.Về trình biên dịch HDL dẫn sử dụng, đó là giống hệt nhau trong một phần tài liệu cung cấp cho Xilinx XST, theo như tôi đã nhìn thấy, tôi nghĩ rằng nó thực sự instructive.Đó là lý do tại sao nó được sử dụng ví dụ như cho các lớp học Stanford, tôi đoán.Bình thường, bạn sẽ tham khảo ý kiến chương, cụ thể hơn là đọc nó trong tổng số.

Đó là hữu ích cho tôi trong sự hiểu biết một số khái niệm Verilog, vì tôi là chủ yếu sử dụng VHDL cho FPGA thiết kế, nhưng Verilog chỉ theo yêu cầu khách hàng hoặc với hiện IP.Các tài liệu quan trọng khác là Verilog IEEE đặc tả, nó cũng chứa một số yếu tố ngôn ngữ có liên quan tổng hợp được bỏ qua trong Synopsys dẫn sử dụng, nếu tôi nhớ đúng.Nhưng nó đã không nhằm mục đích để cho synthesisable trong phần cứng là những gì, làm nó là bao gồm mã Verilog cho mô phỏng là tốt.

 
HI FvM

Do u có yêu cầu về kỹ sư VLSI trong công ty của bạn bây giờ?làm thế nào nhiều năm kinh nghiệm là u nhìn?

 
Cá nhân, tôi là làm việc như một nhà tư vấn mà không có nhân viên, do đó tôi không có yêu cầu.Chúc may mắn!

 
Hi FvM

Do công ty của bạn có bất kỳ requiremnet?Thêm vào sau khi 1 giờ 30 phút:những gì là u làm việc trong công ty?

 
Hi FVM

Do u nghĩ rằng để viết một RTL đầu tiên phải biết những gì các cấu trúc synthesizable được?

Nếu không phải như vậy, nên một trong những nhà thiết kế hiểu từ intution các synthesizability của mã ông đang viết?

 
Trích:

Do u nghĩ rằng để viết một RTL đầu tiên phải biết những gì các cấu trúc synthesizable được?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top