Trợ giúp với một-như thiết kế MUX

[ktsangop]

Hi tất cả mọi người!
Tôi đang mắc kẹt.Tôi cần một số trợ giúp với MUX một ...<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />Tôi muốn thiết kế một MUX có các thông số kỹ thuật sau đây.

- 5 yếu tố đầu vào (một bit) & ouptut một (một bit)
- Tất cả các kênh đầu vào có một tín hiệu cho phép.(Chỉ cần để tuyên bố rằng đầu vào đã sẵn sàng để truyền tải)
- Tại bất kỳ thời gian nhất định đầu ra là bằng một trong các yếu tố đầu vào.
- Nếu có một đầu vào chỉ được kích hoạt sau đó nó được đưa tới đầu ra
- Nếu có nhiều đầu vào được kích hoạt sau đó họ được định hướng đến sản lượng một cách robin tròn.ví dụ như input1 gửi bit của bit một số tiền cố định của các bit đến đầu ra và sau đó kích hoạt tiếp theo đầu vào kênh ví dụ như input2 gửi dữ liệu của nó đến sản lượng và vv ...

Nó trông gần như không thể code nó chỉ với nếu khác nhánh điều kiện như vậy ...
tôi sẽ đánh giá bất kỳ ý tưởng.

Cảm ơn trước!

 

[FvM]

incomplete to my opinion.

Nếu thiết kế của bạn được thiết kế để làm việc tương tự như một bộ đa UART, đặc điểm kỹ thuật của bạn là rất
không đầy đủ để ý kiến của tôi.Nếu bạn có thể mong đợi mỗi đầu vào để gửi dữ liệu bất cứ lúc nào, việc thiết kế phải có khả năng bộ đệm dữ liệu hoặc nó bị lạc.
has to know about there send action.

Nếu các yếu tố đầu vào không được dự kiến sẽ gửi đồng thời tương ứng bất kỳ lúc nào, multiplexer
đã biết về có gửi hành động.Làm thế nào?

Ngay cả khi các bộ đa chỉ cần quét các yếu tố đầu vào mà không cần chăm sóc cho các tiểu bang đầu vào nhất thời, nó cần một giờ.Bạn đã không nói một từ đặc điểm kỹ thuật về thời gian.Người ta có thể mong đợi một máy nhà nước được ngụ ý, nói chung.

Bạn có thể có những khó khăn để thể hiện thiết kế bằng cách sử dụng một ngôn ngữ HDL.Tuy nhiên, tại thời điểm hiện tại, bạn nên bắt đầu để vẽ biểu đồ thời gian, xác định các hành vi mong đợi.Điều này không đòi hỏi kiến thức lập trình logic đặc biệt, chỉ cần suy nghĩ rõ ràng về mục đích thiết kế và hoạt động tốt.

 

[ktsangop]

Bạn đang hoàn toàn đúng sự thật.Thông số kỹ thuật chưa đầy đủ.Xin lỗi về điều đó nhưng tôi là một Noob Verilog.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />Điều duy nhất tôi có thể thêm là:

- Đầu vào được đệm.Trong thực tế, dữ liệu đầu vào đến từ sổ đăng ký thay đổi.
- Có một đồng hồ tổng thể và tất cả các hoạt động (không chắc chắn về điều này một) xảy ra tại posedge của đồng hồ này
- Ở mỗi đồng hồ posedge, các MUX kiểm tra nếu có các yếu tố đầu vào đã sẵn sàng để gửi dữ liệu.
- Các đầu vào được chọn để truyền dữ liệu sẽ gửi tất cả các bit của đăng ký đến đầu ra.
- Trong khi đó các đầu vào khác chờ đợi
- Khi truyền tải là hoàn toàn MUX cho phép các "tiếp theo đã sẵn sàng để gửi" đầu vào để gửi dữ liệu của nó.

Tôi giả sử rằng các kiểm tra đầu vào mà đã sẵn sàng để transmitt nên được thực hiện bằng cách sử dụng một đồng hồ thời gian ngắn hơn .?????

Xin lỗi về ớ của mô tả của tôi, nhưng nó giống như một làm và kiểm tra dự án chứ không phải là một quy định cụ thể một.

Nếu bạn có thể đưa ra bất kỳ đề nghị tôi sẽ rất biết ơn.Nếu nó vẫn còn quá rõ ràng không có vấn đề.
Tôi sẽ cố gắng để trở lại với một số kỹ thuật nghiêm trọng

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />Cảm ơn một lần nữa.

 

[FvM]

Âm thanh rõ nét hơn nhiều rồi.Để tiếp tục, bắt tay các tín hiệu liên quan đến các nguồn tín hiệu cá nhân phải được xác định rõ ràng, cũng có thể yêu cầu một khoảng cách giữa hai dữ liệu nối tiếp từ đã được xác định.

Tôi không nghĩ rằng, đó là một tần số đồng hồ cao hơn sẽ là cần thiết để xử lý các yêu cầu, đề án ưu tiên quay cũng có thể có một kết quả trong vòng một chu kỳ đồng hồ duy nhất.