thiết kế vấn đề của biến tần hysteresis!

G

gdhp

Guest
hi all

i am thiết kế một biến tần hysteresis.Cơ cấu này được tạo thành từ ba

biến tần.Quyền lực là 3.3v.Việc lên xuống điện áp triger là khoảng 0.5V và

1.1v.

Bất cứ ai có thể đưa ra một số gợi ý về cách sửa đổi volage triger?

và một số có thể cho một số materestrials?

Cảm ơn bạn!
Xin lỗi, nhưng bạn cần phải đăng nhập để xem tập tin đính kèm này

 
hi sunking
bạn có thể giải thích chi tiết?cảm ơn!

 
bạn có thể mô phỏng các sơ đồ với đầu vào dc (in)

Lô I1 đầu vào và vout.

chú ý đến điện áp chuyển giao I3 I5 và I2 I4 là sự khác biệt

 
đầu tiên thankyou sunking

i có làm simulation.and có mạch điều chỉnh để có được điện áp kích hoạt.

nhưng dạng sóng của đầu ra là rất xấu và chậm trễ này là lớn.để bạn có thể cho tôi biết làm thế nào để giảm thiểu sự chậm trễ?điều khiển thời gian trì hoãn?có một số tài liệu nào về biến tần histeresis?

 
hi gdhp
điện áp ngưỡng của inv một chuyển mạch được xác định bởi các kn / kp của NMOS và FET pmos.khi ra là 1, I2 là tắt và I4 là ngày và song song với I5; khi ra là 0, I4 được tắt và I2 là ngày và song song với I3.Giá trị của kn / kp trong những điều kiện 2 là khác nhau, do đó, điện áp kích hoạt.
tham khảo cmos phần kích hoạt Schmitt của kỹ thuật số rabaey's 'mạch tích hợp' để xem chi tiết.
để giảm sự chậm trễ, làm cho W / L của bóng bán dẫn lớn hơn.

 
hi thung lung
tôi nghĩ rằng sự chậm trễ này là không chỉ xác định bởi w / l.bởi vì trong histeresis biến tần, có một thông tin phản hồi.

bất cứ đề nghị?

 
gdhp đã viết:

hi thung lung

tôi nghĩ rằng sự chậm trễ này là không chỉ xác định bởi w / l.
bởi vì trong histeresis biến tần, có một thông tin phản hồi.bất cứ đề nghị?
 
hi thung lung
W / L là 2/0.34 và 6/0.34 của biến tần L2.

Trong mạch của tôi, sự chậm trễ này là khoảng 2-4ns, nó là quá lớn để requiment của tôi.

Nhưng nếu tôi làm tăng W / L, là hiện tại cũng lớn, nó không phải là mong muốn của tôi.

như vậy i am puzzled!Nhập sau 22 phút:tôi nghĩ rằng WL của L2 là quá lớn! cảm ơn bạn thung lung!

 
cố gắng giảm bớt các khu vực cửa khẩu của fets trong L2.
Nó có thể là một tải cap nặng của biến tần trước đó.
một lần nữa tham khảo cuốn sách rabaey cho tối ưu hóa cascaded Inverters

gdhp đã viết:

hi thung lung

W / L là 2/0.34 và 6/0.34 của biến tần L2.Trong mạch của tôi, sự chậm trễ này là khoảng 2-4ns, nó là quá lớn để requiment của tôi.Nhưng nếu tôi làm tăng W / L, là hiện tại cũng lớn, nó không phải là mong muốn của tôi.như vậy i am puzzled!
Nhập sau 22 phút:
tôi nghĩ rằng WL của L2 là quá lớn! cảm ơn bạn thung lung!
 
Làm thế nào về giảm lenth của bóng bán dẫn tất cả?
Bạn đã thử nó?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top