Thiết kế trình biên dịch: tăng ở tần số?

[master_picengineer]

Hi Everybody,
Tôi cần phải thiết kế một Synchronizer hoạt động ít nhất là ở 20 Ghz.Tôi thiết kế một dff với thiết kế trình biên dịch và sử dụng các tiêu chuẩn thư viện tế bào mới nhất.Đối với thư viện này tần số hạn chế tối đa cho một dff đơn giản là khoảng 1,3 Ghz.Tôi hiểu rằng tôi không thể đi xa hơn ở tần số và rằng Synchronizer sẽ hoạt động ở mức kém.

1 / Xin vui lòng một số ai có thể cho tôi biết làm thế nào để thiết kế kỹ thuật số tốc độ cao (Multi-Ghz) thiết bị trong VHDL.
Là có thể?nếu không có2 / Làm thế nào tôi có thể xây dựng Synchronizer của tôi?
Tôi có nên di chuyển để thiết kế nó ở cấp độ bóng bán dẫn với các công cụ thiết kế tương tự thông thường?Xin vui lòng không ngần ngại trả lời poste.
Thanks a lot,

Chúc mừng,
Master_PicEngineer

 

[Fahmy]

Tôi đoán bạn sẽ phải xây dựng nó cho mình (ở cấp độ bóng bán dẫn) và characterize nó và xây dựng các tập tin cần thiết cho lib này flip-flop.Nhưng bạn phải chắc chắn rằng bạn đang sử dụng công nghệ là đủ nhanh để xây dựng một flop-flip ở tốc độ cao như vậy.