thời gian simulations trong quá trình thiết kế FPGA chảy

[tr]

Sự hiểu biết của tôi là thời gian simulations nên được thực hiện ở cấp độ sau đây cho một quá trình thiết kế FPGA.

Đăng Synthesis (hành vi)
Đăng dịch
Đăng Mapping
Nơi đăng bài và lộ

Đây có phải là chuỗi đúng?Ngoài ra, nơi mà hiện cửa cấp phù hợp với mô phỏng trong ảnh này?

sự chậm trễ (chậm trễ của công nghệ)

 

[Ohh]

Tôi cá nhân làm các việc mô phỏng thời gian sau khi P & R.

 

[bibo1978]

Tôi thường làm một trong hai simulations trên RTL cấp và cải cách hành chính khác đã đăng bài này tiết kiệm thời gian

 

[dkk1980]

sau khi cải cách hành chính, nếu tất cả các thời điểm khó khăn được đáp ứng, nó là cần thiết để mô phỏng thời gian nào?

 

[saikat]

Kỹ sư thường chạy simulations thời gian sau khi P & R.
Sử dụng assertions trong benches kiểm tra để xác định xem liệu thời gian tham số (như thiết lập thời gian, giữ thời gian, giao thức paramets (nếu có) vv) được đáp ứng hay không.

 

[dkk1980]

hi saikat
thanks for the reply.
Sau khi cải cách hành chính,
thông qua sta, chúng tôi sẽ có thể biết tất cả các thông số thời gian (như thiết lập, thời gian tổ chức, vv) được đáp ứng hay không.
Sau đó, những thông tin bổ sung nào mà chúng tôi nhận được bằng cách chạy simulations thời gian sau khi cải cách hành chính?

Cảm ơn

 

[bibo1978]

cải cách hành chính thường là có tất cả những assertions nào được nêu ra nếu bạn là tương tác với bên ngoài các thành phần thêm sự chậm trễ thời gian được giới thiệu đến một trong những hệ thống mà không thể được đo lường và phải được giới thiệu thông qua các mô hình của bạn bên ngoài các thành phần và sự chậm trễ của PCB.
Tôi chỉ muốn lưu ý rằng thường là kết quả cải cách hành chính là không chính xác về thời gian đó thường là trong vòng 10% hoặc -10% (Tôi không thấy rất nhiều -10%)

Nếu bạn thấy rằng cải cách hành chính của bạn hoạt động tốt, nhưng thực sự thiết kế không làm việc tốt nhất có khả năng này là bởi vì một số vi phạm (10 tỷ lệ phần trăm lỗi) của con đường quan trọng, tôi phải lưu ý rằng đây không phải là một vấn đề nhỏ để giải quyết ( Thông thường bạn có nhiều hơn một đường dẫn có thể có vấn đề này), mặt khác nếu bạn có được một thời gian thư giãn sau đó thường là mã của bạn có nhiều khả năng thành công mà không có lỗi trong việc triển khai thực hiện trên thực tế, như là một bước đầu tiên tôi khuyên các bạn contraint thiết kế với hơn 120% thực sự của bạn, nếu đồng hồ tốc độ vượt qua nó thì nó cũng là nhiều khả năng thành công về việc triển khai thực hiện, nhưng nếu thời gian khó khăn của bạn đang có mặt và bạn chỉ cần đáp ứng lại nó với cải cách hành chính của bạn Đăng của bạn sau đó thiết kế được hầu hết các khả năng thực sự thất bại trong việc triển khai thực hiện chipscope có thể giúp đỡ, nhưng đó là thời gian (Tôi tìm thấy nó một công cụ rất hữu ích nếu bạn đã có mặt rất khó khăn) RPM cũng có thể giúp đỡ, nhưng rất khó khăn để thực hiện.
Chúc may mắn