tốc độ cao ADC

Y

Yagi

Guest
Xin chào tất cả,

Tôi thiết kế một 150Msamples/sec 10b với băng thông đầu vào của 200Mhz.Tôi đã đi qua những ấn phẩm của IEEE và các mặt hàng sau đây giấy
"10b 200Msps CMOS song song đường ống ADC" L.sumanen, Halonen.

Hiện là một kỹ thuật được gọi là "hai đường ống lấy mẫu ADC", trong đó ota được sử dụng trong cả hai giai đoạn đồng hồ để sản xuất phần bã.

Tôi có thiết kế trước đó một ADC 10b đường ống arechitectures mà có thể lấy mẫu đầu vào lúc 100MHz, do đó, nếu tôi sử dụng cùng một ota nay tăng gấp đôi trong mẫu architecure tỷ lệ lấy mẫu hiệu quả bây giờ sẽ được 200Msamples/sec.

Tôi không chắc chắn những gì có thể là bất lợi có thể với cách tiếp cận trên để có được 200Msamples/sec lấy mẫu tần số khác hơn là tản quyền lực so với ADC của Halonen nêu ở trên.

Xin vui lòng cho tôi biết các architecure tốt nhất để sử dụng là những gì nếu tôi tìm kiếm "10b 150Msamples/sec với băng thông đầu vào của 200Mhz".

Cảm ơn,
Yagi

 
Xin chào Sunking,
Bạn có nghĩa là sử dụng song song pipelined ADC architecure là một cách tiếp cận tốt hơn.
Nếu có:

Tôi cũng muốn biết những gì có thể là các vấn đề có thể có với kỹ thuật lấy mẫu gấp đôi nếu chúng tôi muốn thiết kế ở 150 hoặc 200Mhz tần số lấy mẫu.Tôi đánh giá cao sự tham chiếu nào đó nói về những vấn đề này.

Cảm ơn
Yagi

 
hy vọng
Tôi đang nghĩ đến việc cùng một câu hỏi như yaqi

kính trọng

 
Này, tôi một chút nhầm lẫn với các câu hỏi ban đầu, mà nói rằng, một tỷ lệ lấy mẫu của 150MSPS nơi BW đầu vào analog là 250MHz, nếu tôi có hiểu chính xác.Tôi không biết làm thế nào tương tự BW có thể lớn hơn tỷ lệ lấy mẫu.

Bất kỳ cách nào, có một số phương pháp để đạt được mục tiêu.Nó cũng sẽ phụ thuộc vào ur công nghệ sử dụng.Nó là cùng hoặc dưới 0.35um CMOS bạn có thể đi cho 1.5bit/2.5bit pipelined đơn giản, mỗi giai đoạn kiến trúc.Đây là một trong những phổ biến.Nếu các công nghệ không thể đáp ứng như nhau, bạn có thể phải đi một tốc độ cao kiến trúc (có thể Folding interpolating).Nhưng một lần nữa bạn có một yêu cầu của độ phân giải 10 bit.Nếu đầu vào analog của bạn là 1Vpp, độ phân giải là approx.1mV đó là rất khó, đặc biệt là cho S / H.Vì vậy, bạn có thể có một số kiến trúc để tìm những người có khả năng không yêu cầu S / H (như Folding Interpolating - FI).Nhưng tôi nghĩ FI không thể cho độ phân giải 10bit với độ tin cậy tốt.Bạn có thể đi qua các refernces rắc rối sau cho mục đích chụp.

1.Jun-05, JSSC, "A 16-bit ...", Alfio Zanchi -> cho toàn bộ hệ thống: đây là một trong các SiGe công nghệ, nhưng có thể cho một số khái niệm
2.May 05, JSSC -> vài giấy tờTrên mẫu đôi:
Khi đến nay tôi biết điều này đòi hỏi một không overlaping đồng hồ và là một trong những bottlenec.

 
Xin chào Sankudey,

Rất cám ơn cho trả lời.Tôi ít bị nhầm lẫn về tuyên bố của bạn về lấy mẫu kép.Làm thế nào có thể không chồng chéo đồng hồ được hạn chế.

Trường hợp 1:
Đối với 100Msps ADC mà không cần lấy mẫu gấp đôi,
đồng hồ thời gian Tclk = 10ns; Tclk / 2 = 5ns;

Tôi có thể có 0.8ns của nonoverlap thời kỳ có hiệu quả do đó tôi có 4.2ns cho các trung giải quyết.

Trường hợp 2:
Cho phép xem xét các ADC 200Msps với mẫu gấp đôi,

Tclk = 5ns; Như ota được sử dụng trong cả hai giai đoạn, tôi vẫn có thể có 0.8ns như nonoverlap kỳ và 4.2ns giải quyết thời gian cho các trung.

Do đó với trung cùng mà chúng tôi đã được sử dụng trong Case1 và tụ điện song song với cấu trúc xung quanh ota, chúng tôi có thể sử dụng trung trong cả hai giai đoạn để sản xuất bã.

Những gì có thể là vấn đề có thể với phương pháp nêu trên trong Trường hợp 2 để có được 200Msps của lấy mẫu với tốc độ trung 100Msps

Cảm ơn
Yagi

 
để Yagi
cho trường hợp 2
Doudle lấy mẫu công nghệ cao thường được áp dụng trong bộ lọc, ΔΣ Modulators và ADCs pipelined mà không tăng tốc độ trung.Nhưng OTA'srecovering tăng gấp đôi thời gian có thể ảnh hưởng đến tốc độ lấy mẫu.Trong khi đôi lấy mẫu cần thiết bị chuyển mạch nhiều hơn, mà có thể sản xuất méo hơn trong T / H.

giấy tờ sau đây có thể giúp u

[1] TC Choi, RW Brodersen, đánh cho High-Frequency
Switched-Tụ Ladder lọc, IEEE Trans.Mạch và hệ thống, vol.
cas-27, pp.545 552, tháng 6 năm 1980.
[2] D. Senderowicz, G. Nicollini, S. Pernici, A. nagari, P. Confalonieri, C.
Dallavalle, Low-Voltage đúp mẫu Converters, IEEE J. Solid --
State Circuits, vol.32, pp.1907 1909, tháng 12 năm 1997.
[3] S. Bazarjani, M. Snelgrove Một MHz 40 Double-mẫu SC Bandpass
Modulator, trong Proc.IEEE International Symposium on Circuits và Sys -
tems, 1997, pp.73 76.
[4] W. Bright, 8b 75MSample / s 70mWParallel Pipelined ADC Kêt hợp
Đôi Lấy mẫu, vào năm 1998 IEEE International Solid-State Circuits Confer -
ence, Dig.Công nghệ cao.Pap, pp..146 147, 1998.và đối với trường hợp ur 1, sự chồng chéo thời gian của đồng hồ là nhiều hơn 0.8ns, 4.2ns và là đủ cho trung giải quyết khi 1V-Vpp và tốc độ 100MHz.Thêm vào sau khi 15 phút:Để yaqi

Tôi nhận thấy rằng bạn đọc giấy
"10b 200Msps CMOS song song đường ống ADC"
và đã lấy mẫu bối rối bởi đôi.
trong khi tôi nghĩ rằng T / H 's OTA không hoạt động ở 100MHz.Giấy thể hiện một pipelined paralled ADC, do đó, nó có ít nhất 2 lát pipelined ADC, có nghĩa là mỗi lát hoạt động ở 100MHz.Kết quả là, đôi lấy mẫu T / H đã tăng gấp đôi tải.Đó là thách thức thiết kế rất nhiều.

kính trọng

 
Hi wsy979,

Cảm ơn rất nhiều cho các trả lời rõ ràng.Tôi lấy thời gian để đọc những giấy tờ.Tôi có thể hiểu được những vấn đề có thể cẩn thận về trong quá trình thiết kế.Nhưng tôi không thể hiểu những gì tốc độ và độ phân giải để họ giới hạn peformance của ADC.Vì vậy, vẫn không thể đi đến một kết luận về kiến trúc là những gì phù hợp nhất với đặc điểm kỹ thuật của tôi.

"10b 150MSPS Analog băng thông = 200Mhz, Imax = 120mA".

Những gì có thể là sự lựa chọn tốt nhất từ sau đây:

1.Đôi Lấy mẫu kiến trúc.
2.ADC đường ống song song với thời gian 2 Interleaved ADCs pipelined
3.Tiêu chuẩn 1.5b/stage Pipeline ADC.
4.Bất kỳ khác.

Tham khảo về tốc độ rất cao và độ phân giải cao ADC sẽ được giúp đỡ rất nhiều cho tôi.

Ngoài ra tôi có một câu hỏi trên bảng kê sau đây của bạn:

"Để yaqi

Tôi nhận thấy rằng bạn đọc giấy
"10b 200Msps CMOS song song đường ống ADC"
và đã lấy mẫu bối rối bởi đôi.
trong khi tôi nghĩ rằng T / H 's OTA không hoạt động ở 100MHz.Giấy thể hiện một pipelined paralled ADC, do đó, nó có ít nhất 2 lát pipelined ADC, có nghĩa là mỗi lát hoạt động ở 100MHz.Kết quả là, đôi lấy mẫu T / H đã tăng gấp đôi tải.Đó là thách thức thiết kế rất nhiều.
"

Trong bài báo của ông đã được sử dụng một 4 ADC song song hai đường ống lấy mẫu, nhưng đôi lấy mẫu T / H sẽ được nạp chỉ có một ADC với bất kỳ lúc nào.Tôi hiểu sẽ có đồng hồ quá nhiều mà sẽ tăng tính phức tạp.Cảm ơn bạn đã chia sẻ thông tin có giá trị,
Yagi

 
Kính Yaqi
những gì tôi nói là khác nhau với giấy của Bright, ông đã dùng một s / h cho mỗi lát, nhưng tôi đã suy nghĩ về chỉ có một s / h cho adc lái xe tất cả các miếng.

 
Hi Yagi,
Tôi không biết liệu bạn đã đi qua các tài liệu tham khảo cho ADCs độ phân giải cao hơn.Tôi có rất ít điểm để thêm vào các cuộc thảo luận ở trên ...

1.Bạn đã kiểm tra xem ur công nghệ có thể đáp ứng yêu cầu của 200MSPS ngay cả khi không sử dụng mẫu đôi ..... Tôi biết một số người bạn của tôi đang làm 1.5b mỗi giai đoạn pipelined ADC cho 200 MSPS ... họ đi theo kiến trúc pipelined đơn giản ... nhưng công nghệ của họ là 0.25um ... cho các trường hợp ur. 0.35um .....

==> Điều này là nếu bạn có thể mee tất cả các spec khác cho ADC (như độ phân giải và vì thế DNL / Inl / SNR / SFDR vv vv) lúc nói x-samples/second, sau đó bằng hai mẫu có thể bạn có thể acieve cùng spec (có thể là một chút suy thoái) tại 2x-samples/second bằng cách đặt hai ADCs song song và sẽ cho thời gian ...... Interleaved có thể được, u có thể dự đoán trên đây cho công nghệ cao ur.withou đang làm nhiệm vụ đầy đủ nhưng một số khối u đã có một số thiết kế và tính toán chi tiết .......Có một số yếu tố xác định những kiến trúc được folloed .... Theo tôi, bạn có thể cần phải đi cho pipelined (1.5bit hoặc 3 bit, vv mỗi satge) và không những Interleaved ...có thể là T / H đòi hỏi sự lấy mẫu kép .... một lần nữa, tôi đã không làm việc với không overlaping đồng hồ ... do đó không thể chỉ định nhiều vấn đề của cùng một ....

Tất cả tốt nhất,
sankudey

 
Tôi đã nghiên cứu một số mẫu kỹ thuật gấp đôi, và thực hiện một chip

cho 10-bit 200ms / s pipelined ADC cho văn bằng thạc sĩ của tôi.Trước hết, tăng gấp đôi

lấy mẫu (song song) adc pipelined là một chút khác nhau từ thời Interleaved cái.

Đối với thời gian loại Interleaved, nó đòi hỏi nhiều kênh để tăng tổng số lấy mẫu

tỷ lệ, và trên thực tế khu vực và năng lượng sẽ được tiêu thụ nhiều hơn và nhiều hơn nữa.Tuy nhiên,

kỹ thuật lấy mẫu kép có thể không chỉ được sử dụng trong S / H mà còn trong MDAC của mỗi

giai đoạn với ota chia sẻ với hai kênh.thiết bị chuyển mạch chỉ và nắp cần được

tăng lên.Nhưng thời gian skew sẽ hủy hoại SFDR và SNDR.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top