Synopsys-Synthesis

[etherios]

Tôi mô tả đầy đủ adder tế bào trong synopsys và tôi muốn được synthesised với đầy đủ adder tế bào của tôi 0,13 thư viện, nhưng các công cụ sử dụng các cổng việc triển khai thực hiện.What should i do, để được synthesised với các tế bào mà tôi muốn từ thư viện?

 

[AlexWan]

hi, etherios
Nếu bạn có các tế bào của addr, tôi nghĩ rằng bạn có thể ghi các netlist cho addr.Chỉ có trả tiền của bạn quan tâm đến các tế bào interconnection và sự chậm trễ.

Chúc may mắn!

 

[etherios]

làm thế nào chúng tôi có thể làm được điều này trong rtl mô tả?Bạn có thể được cụ thể hơn?Nếu bạn có thể gửi cho tôi một ví dụ

 

[gerade]

bạn có thể chọn những adder sử dụng, trong DC cực.hoặc đọc tài liệu tốt hơn công tác đào tạo nâng cao cho các vật liệu tổng hợp từ các chip Synopsys

 

[skynet]

Sau khi biên dịch của bạn bằng cách sử dụng thiết kế cực kỳ DC, mọi thứ sẽ được chuyển thành các tế bào.Bạn không thể ước tính các loại cổng logic đó sẽ được sử dụng, nhưng cực kỳ DC sẽ cung cấp cho một chức năng của bạn equavalent TRL mã.
Các loại hình cổng logic sau khi biên soạn là đến constraint của bạn cài đặt!!

 

[z81203]

sử dụng các tế bào của bạn trực tiếp.như thế này:
DW01_add # (35) iad01 (. A ((mo34_01_1 [33], mo34_01_1)),. B ((mo34_02_1 [33], mo34_02_1}), .CI(1'b0), .SUM(mo35_1_1), .CO(co01) );

 

[gerade]

xin lỗi, tôi sai, bạn có thể không được xác định bằng cách sử dụng adder DC cực,
điều này sẽ chọn ra một một bản thân,

nhưng vẫn còn trước khi đến biên soạn, trong thời gian xây dựng, bạn có thể xác định adder trong DW.DC sau đó sẽ không chọn một số khác.

 

[hệ số]

Liên quan đến việc trả lời z81203 ..

Tôi nghĩ rằng etherios có nghĩa là làm thế nào để lực lượng DC để tổng hợp bằng cách sử dụng 1-bit, đầy đủ từ các tế bào Adder vật lý thư viện, không phải là tổng hợp laibray (DW01_add là từ Synopsys Designware Libray).
Nhưng vấn đề là làm thế nào để lực lượng dc để synythesize mã số của một quá trình sử dụng 1-bit, FAdder tế bào.

Đối với examble sau quá trình SystemC

void my_process (void) (
sc_logic x, y, z, tổng kết, thực hiện;
x = x_in.read (); y = y_in.read (); z = z_in.read ();
tổng = x ^ y ^ z;
mang = (x & y) | (y & z) | (x & z);
S_out.write (tổng); C_out.write (thực hiện);
)

synthesized là bằng cách sử dụng 2 XOR2 cổng AO22 một tế bào và tế bào (có chứa 2 và và một HAY), mặc dù 1-bit, Full-Adder tế bào của cùng một thư viện phhysical có diện tích nhỏ hơn và sự chậm trễ.

 

[etherios]

Sau khi để lâu tôi đã tìm được một giải pháp ít nhất là cho các cấu trúc mô tả của các mạch.Nếu bất cứ ai có thể cung cấp gì cho những hành vi plz tell me.
Sau đây là danh sách

thư viện IEEE;
IEEE.std_logic_1164.all sử dụng;
thư viện GTECH;
gtech.gtech_components.all sử dụng;

adder là tổ chức
cổng (a, b, CIN: in std_logic;
tổng kết, tòa án: out std_logic);
cuối adder;

là kiến trúc của adder
- synopsys dc_script_begin
- (set_map_only tìm thấy (tham khảo, "GTECH_ADD_ABC"))
- synopsys dc_script_end

bắt đầu
U1: GTECH_ADD_ABC cổng bản đồ (a, b, CIN, tổng kết, tòa án);
cuối adder;

 

[seasonyangd]

Tôi nghĩ rằng có phải là một lựa chọn trong DC hoặc DC cực để tắt DW infer. Đây có phải là đúng?