sự khác biệt giữa kỹ thuật và RTL schematic trong ISE 10,1

[gck]

Tôi đang sử dụng ISE 10.1.Tôi đã viết sau mã cho dff.
thư viện ieee;
ieee.std_logic_1164.all sử dụng;

dff thực thể là

port (
CLK: in std_logic;
rst_a: in std_logic;
din: in std_logic;
qoutb: out std_logic;
qout: out std_logic);

cuối dff;

kiến trúc dff_arc của dff là
tín hiệu qout_s: std_logic;
bắt đầu - dff_arc

dff_p: quá trình (CLK, rst_a)
bắt đầu - quá trình dff_p
nếu rst_a = '1 'sau đó - không đồng bộ thiết lập lại (tích cực thấp)
qout_s <= '0 ';
elsif clk'event và CLK = '1 'rồi - tăng cạnh đồng hồ
qout_s <= din;

nếu kết thúc;
kết thúc quá trình dff_p;

qout <= qout_s;
qoutb <= không (qout_s);

cuối dff_arc;

Trong RTL xem, nó hiển thị một trong dff và qout và qoutb rút ra từ qout_s với sự khác biệt của không cửa khẩu.

Trong xem tec, đó là sử dụng hai dff cho hai kết quả đầu ra.

 

[FvM]

Như là một điểm đầu tiên, bạn nên xem xét rằng RTL để lập bản đồ công nghệ luôn luôn gây ra sự khác biệt cấu trúc, vì các lý do khác nhau.Nếu bạn nghĩ về, bạn rất có thể tìm thấy những lý do có hiệu lực trong ví dụ đơn giản của bạn.

Tất nhiên, kết quả fitter phụ thuộc vào gia đình sử dụng logic, nhưng tôi đoán, việc đăng ký không có kết quả đầu ra đảo trong trường hợp của bạn.Đó có thể đã là một lý do chính đáng.Để ghi nội bộ, một yếu tố thành công luận lý gây ra sự chậm trễ TCO bổ sung sẽ là thay thế, cho một đăng ký đầu ra, tùy chọn này đã không tồn tại.