Quyết định giữa PLL, DLL và FLL

[Nitu]

Hi ..

Tôi muốn biết thế nào là một nhà thiết kế hệ thống tìm thấy cho dù ông / bà nhu cầu thiết kế một pha Lock Loop, Delay Lock Loop hoặc Tần Lock Loop.
Trên những thông tin nào nào Designer sẽ quyết định?

Thanks ..
Nitu

 

[sunjimmy]

Nó phụ thuộc vào loại hệ thống bạn muốn thiết kế và chức năng loại những gì bạn muốn ot nhận ra trên con chip.Nếu bạn có thể thu hẹp đối, nó dễ dàng hơn để giải thích

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />

 

[mpatel]

Không biết về FLL.Nhưng PLL là nhạy cảm hơn với quyền lực và sự biến động nhiệt độ, đôi khi rất khó để ổn định ở tần số cao hơn.Vì vậy, nếu cần là cho tần số cao, ổn định sau đó thiết kế chọn DLL.

 

[Nitu]

Hi ..

Việc áp dụng nhắm mục tiêu là một khối kỹ thuật số được sử dụng cho modulating và demodulating tín hiệu.Tần số tối đa được nhắm mục tiêu là 200-250MHz.Có 2 đồng hồ khác nhau chạy trong hệ thống.