quá trình biến thể

[funster]

hello, tất cả bạn bè:

Tôi muốn biết quá trình biến thể tối đa

trên một chip, là nó 10%?20%?bởi vì khi

chúng tôi tạo ra cây đồng hồ, chúng tôi giả định rằng

biến thể quá trình trên một chip được không,

Tôi nghĩ rằng đó không phải là một sự thật.

một chip thực sự phải có quá trình biến thể hơn

đó là địa điểm khác nhau, tôi nghĩ rằng điều này sẽ gây ra

đồng hồ nghiêng.lời chúc mừng tốt đẹp nhất

 

[tarkyss]

bạn được quyền
đồng hồ skew có quan hệ với các quy trình, viariation phụ thuộc vào quá trình và thiết kế của bạn, có rất nhiều phương pháp để giảm variaation, phương pháp đơn giản nhất là tăng độ rộng của kim loại, trong có rất nhiều phương pháp khác ở mức độ mạch và mức độ bố trí, bạn có thể đọc một số giấy IEEE

 

[amaccormack]

Clock skew sẽ xảy ra ngay cả khi không có quá trình biến đổi.Nếu bạn có một cây đệm sau đó mỗi ròng của cây sẽ thay đổi một chút trong thời gian, và nếu bạn có một mạng lưới đơn lẻ đồng hồ sau đó nó sẽ khác nhau và phải được cắt thành từng RC được phân tích đúng.Tôi nghĩ rằng quá trình biến thể có tác dụng không đáng kể so với những hiệu ứng này.

 

[tarkyss]

amaccormack, tất nhiên, đồng hồ skew không thể không hoàn toàn thậm chí không có quá trình varation,
nhưng tôi không nghĩ rằng bạn là đúng, quá trình tác động biến đổi có thể không được bỏ bê đặc biệt là khi quá trình nhân rộng xuống 130,90 thậm chí dưới đây

 

[sxqzj]

Thông thường chúng tôi sử dụng thư viện công nghệ tồi tệ nhất / điều kiện hoạt động, tôi nghĩ rằng nó cũng xem xét các quá trình biến thể, là nó phải không?

 

[luancao]

Skew đồng hồ luôn luôn ở đó nếu kể từ khi bộ đệm và nạp dây chắc chắn là khác nhau ở con đường khác nhau vào cổng dff CK.Cây tổng hợp là công cụ đồng hồ để giảm thiểu skew bởi cân bằng độ trễ.

Đối với các công cụ bố trí, những gì bạn cần làm là cho các công cụ bố trí đó là gốc rễ đồng hồ và Gen CT sẽ tạo ra đồng hồ cho bạn.ví dụ như cho Astro bằng cách sử dụng "create_clock" và set_propgated_clock "" trong tập tin sdc.

Đừng lo lắng về skew nếu bạn xác minh thời gian thiết lập bởi các thư viện trường hợp xấu nhất và giữ thời gian của thư viện trường hợp tốt nhất.Các skew đồng hồ sẽ được kiểm soát nếu kiểm tra thời gian qua là trường hợp tốt nhất / xấu nhất trường hợp kiểm tra.

 

[albred]

Các cài đặt này derate nên provied bởi đúc.

 

[tarkyss]

rằng bạn không xem xét quá trình biến đổi quá trình biến thể dont có nghĩa là có thể được bỏ rơi, đó là bởi vì một số công cụ thiết kế vi mạch nào đó, ví dụ như cách đặt và công cụ định tuyến có thể sử dụng một số thuật toán định tuyến mà isnt nhạy cảm với quá trình biến đổi.nhưng nếu bạn muốn làm một số thiết kế mạch tốc độ cao của mình, bạn phải xem xét nó

 

[alchip]

Để thực hiện tối thiểu dao động trên chip, bạn nên sử dụng kết hợp cả hai giai đoạn và kết hợp kim loại.Để kiểm tra xem thời gian giữ, bạn có thể sử dụng dữ liệu nhanh và đồng hồ chậm cho back-SDF chú thích.