Nhận dạng mẫu> trong Verilog (từ vấn đề)

[kukurigu]

Một máy hữu hạn nhà nước có một đầu vào và đầu ra một.sản lượng trở thành 1 và vẫn còn 1 sau đó khi có ít nhất tám 0 của đã xảy ra như đầu vào.Không RESET đầu vào - vấn đề lớn!

Làm thế nào để thiết kế này trong Verilog?...hoặc ý tưởng cho sơ đồ mạch
Bạn có thể giúp đỡ?

 

[bogdanm]

Có lẽ tôi không hiểu đầy đủ bài viết của bạn, nhưng tôi nghĩ rằng việc thêm một đầu vào thiết lập lại để máy nhà nước của bạn mà bộ nhà nước để tình trạng ban đầu có thể giải quyết vấn đề.Nó thậm chí không có được đồng bộ.

 

[kukurigu]

Vấn đề là để giải quyết nhiệm vụ này mà không RESET đầu vào!

 

[bogdanm]

Tại sao bạn sẽ thiết kế một máy nhà nước (có chứa logic tuần tự) mà không cần một đầu vào thiết lập lại?Có lẽ bạn nên xem xét lại thiết kế của bạn.

 

[wllee]

Mỗi thiết kế có thể thêm các thiết lập lại để giải quyết tình trạng ban đầu.Nếu thiết kế của bạn
không đặt lại đầu vào pin, có thể bạn có thể thêm power_up mạch thiết lập lại trong thiết kế của bạn.

 

[bogdanm]

Tôi xin nói rằng mỗi thiết kế có sử dụng các yếu tố liên tục PHẢI thêm một tín hiệu thiết lập lại, ít nhất là để thiết lập tình trạng ban đầu ...Bạn có thể không chỉ là quyền lực lên một mạch tuần tự và hy vọng rằng tất cả các yếu tố của nó được khởi động theo cách bạn muốn.Thay vì cố gắng tìm một cách để thiết lập lại một máy nhà nước mà không có một tín hiệu đặt lại tôi sẽ tập trung vào việc làm thế nào tôi có thể thêm một tín hiệu để thiết lập lại mạch.

 

[kukurigu]

Tôi đồng ý với bạn, nhưng câu hỏi là: là nó có thể mà không có mạch Por và đầu vào đặt lại.

 

[bogdanm]

Bạn có thể có thể nhảy trở lại từ các tiểu bang cuối cùng để tình trạng ban đầu sau khi các thuật toán nhận dạng mẫu phát hiện một mẫu hình.Điều này sẽ làm việc mà không thiết lập lại, tuy nhiên tôi không biết biết làm thế nào bạn sẽ đặt máy tính của bạn vào tình trạng ban đầu mà không thiết lập lại ...

 

[shell3]

Trên thực tế phiên bản Verilog sẽ làm việc như hình dưới đây, bởi vì "sự thay đổi"
sẽ bắt đầu với tất cả các 'x', sau tám số không được dịch chuyển trong ra sẽ đi HI
và ở lại mãi mãi HI.
Các phiên bản cửa khẩu sẽ không làm việc vì sự chuyển đổi "" có thể chứa bất kỳ
giá trị 0-255.Kết quả sẽ được chính xác chỉ khi signifiant bit ít nhất là HI.

module FSM (ở, trên);
đầu vào trong;
sản xuất ra;
reg ra;
reg [7:00] thay đổi;
luôn @ (negedge in) bắt đầu
ca [07:00] = (ca [06:00], 1'b0);
kết thúc
luôn @ (ca) bắt đầu
if (ca == 0)
ra = 1;
khác ra = 0;
kết thúc
endmodule

Kính trọng,
Shell3