nếu trường hợp vs verilog

[dsairajkiran]

bất cứ ai có thể giải thích như thế nào và nếu trường hợp kê infer logic sau khi tổng hợp?

 

[umairsiddiqui]

nếu => ưu tiên encoder
trường hợp => multiplexer

 

[JVNPAVANKUMAR]

Trong thực tế sử dụng của bạn có thể sử dụng một condion nếu không có satisfiying tất cả có thể kết hợp của các điều kiện
Ví dụ như
bạn muốn thực hiện nếu một = 1 đặt = 1 cách khác sản lượng đầu ra = 0
verilog có thể có mã số này bằng cách sử dụng nếu tuyên bố của một người sử dụng naive

nếu (a == 1)

bắt đầu
op <= 1;
cuối

nếu (a == 1)
bắt đầu
op <= 1;
cuối
khác
bắt đầu
op <= 0;
cuối

chuyển đổi (a)
bắt đầu
1'b0: bắt đầu
op <= 1;
cuối
1'b1: bắt đầu
op <= 0;
cuối
endcase
trong ví dụ trên ba fist các trường hợp tạo ra một latch vì bạn havent dfined những điều kiện gì khác hơn là xác suất này, nếu bạn có nhiều không có các condtions sẽ được đo như vậy mọi người nói tốt hơn để sử dụng trong trường hợp nếu kê của stead

 

[rsrinivas]

umairsiddiqui đã viết:

nếu => ưu tiên encoder

trường hợp => multiplexer

 

[phutanesv]

Dẫn đến trường hợp kê mux cũng làm giảm kích cỡ của mux

nếu không có trường hợp tuyên bố ưu tiên hàng đầu
nếu-ưu tiên, nếu người nào khác nếu kê

excatly này là đúng không cần phải bị lẫn lộn

 

[tosonal.jain]

Nếu - người nào khác có ưu tiên cho các phần cứng thế hệ, trong khi vụ án tuyên bố là ưu tiên không được sử dụng cho cấu trúc.

U xem, nếu chúng ta muốn thực hiện một 8:1 mux bằng cách sử dụng bằng cách sử dụng 2:1 mux-nếu người nào khác trong tuyên bố sau đó tổng hợp chúng tôi sẽ có được sự ưu tiên cho cơ cấu ưu tiên vào bất kỳ một trong những đầu vào cụ thể theo mã số của chúng tôi, nhưng nếu chúng tôi viết cùng sử dụng các trường hợp sau đó, chúng tôi sẽ có một không ưu tiên sẽ được cấu trúc như vậy có yêu cầu.

U có thể rất dễ dàng hiểu được văn bản của các mã trong VHDL và sau đó tìm kiếm báo cáo tổng hợp của nó.

Tôi hy vọng bây giờ nhiều ur rõ ràng về việc như nhau.