S
sal_
Guest
Hi guys, sẽ là rất đánh giá cao của bất kỳ ai có thể giúp đỡ cho.Tôi
đang cố gắng để thiết kế một 5bit nhị phân để decoder nhiệt kế để sử dụng trong một 10bit hiện nay segmented DAC.
/ / Verilog HDL cho "lablib", "ee435" "hành vi"
mô-đun ee435 (thùng, nhiệt);
input [4:0] thùng;
reg [4:0] breg;
luôn luôn @ (thùng)
bắt đầu
breg = thùng;
trường hợp (breg)
5'b00000: nhiệt = 31'b0000000000000000000000000000000;
5'b00001: nhiệt = 31'b0000000000000000000000000000001;
5'b00010: nhiệt = 31'b0000000000000000000000000000011;
5'b00011: nhiệt = 31'b0000000000000000000000000000111;
5'b00100: nhiệt = 31'b0000000000000000000000000001111;
5'b00101: nhiệt = 31'b0000000000000000000000000011111;
5'b00110: nhiệt = 31'b0000000000000000000000000111111;
5'b00111: nhiệt = 31'b0000000000000000000000001111111;
5'b01000: nhiệt = 31'b0000000000000000000000011111111;
5'b01001: nhiệt = 31'b0000000000000000000000111111111;
5'b01010: nhiệt = 31'b0000000000000000000001111111111;
5'b01011: nhiệt = 31'b0000000000000000000011111111111;
5'b01100: nhiệt = 31'b0000000000000000000111111111111;
5'b01101: nhiệt = 31'b0000000000000000001111111111111;
5'b01110: nhiệt = 31'b0000000000000000011111111111111;
5'b01111: nhiệt = 31'b0000000000000000111111111111111;
5'b10000: nhiệt = 31'b0000000000000001111111111111111;
5'b10001: nhiệt = 31'b0000000000000011111111111111111;
5'b10010: nhiệt = 31'b0000000000000111111111111111111;
5'b10011: nhiệt = 31'b0000000000001111111111111111111;
5'b10100: nhiệt = 31'b0000000000011111111111111111111;
5'b10101: nhiệt = 31'b0000000000111111111111111111111;
5'b10110: nhiệt = 31'b0000000001111111111111111111111;
5'b10111: nhiệt = 31'b0000000011111111111111111111111;
5'b11000: nhiệt = 31'b0000000111111111111111111111111;
5'b11001: nhiệt = 31'b0000001111111111111111111111111;
5'b11010: nhiệt = 31'b0000011111111111111111111111111;
5'b11011: nhiệt = 31'b0000111111111111111111111111111;
5'b11100: nhiệt = 31'b0001111111111111111111111111111;
5'b11101: nhiệt = 31'b0011111111111111111111111111111;
5'b11110: nhiệt = 31'b0111111111111111111111111111111;
5'b11111: nhiệt = 31'b1111111111111111111111111111111;
endcase
cuối
endmodule
Lỗi xuất hiện khi im cố gắng phân tích cú pháp là:
ncvlog: * E, WANOTL (/ home/lablib/ee435/behavioral/verilog.v, 16 | 20): một mạng không phải là một lvalue pháp lý trong các trường hợp [9.3.1.(IEEE)].5'b00001: nhiệt = 31'b0000 .....;
cho tất cả các trường hợp của tôi kê.I'm pretty mới đến verilog vì vậy tôi hy vọng là cái gì cơ bản, cheers guys!
đang cố gắng để thiết kế một 5bit nhị phân để decoder nhiệt kế để sử dụng trong một 10bit hiện nay segmented DAC.
/ / Verilog HDL cho "lablib", "ee435" "hành vi"
mô-đun ee435 (thùng, nhiệt);
input [4:0] thùng;
reg [4:0] breg;
luôn luôn @ (thùng)
bắt đầu
breg = thùng;
trường hợp (breg)
5'b00000: nhiệt = 31'b0000000000000000000000000000000;
5'b00001: nhiệt = 31'b0000000000000000000000000000001;
5'b00010: nhiệt = 31'b0000000000000000000000000000011;
5'b00011: nhiệt = 31'b0000000000000000000000000000111;
5'b00100: nhiệt = 31'b0000000000000000000000000001111;
5'b00101: nhiệt = 31'b0000000000000000000000000011111;
5'b00110: nhiệt = 31'b0000000000000000000000000111111;
5'b00111: nhiệt = 31'b0000000000000000000000001111111;
5'b01000: nhiệt = 31'b0000000000000000000000011111111;
5'b01001: nhiệt = 31'b0000000000000000000000111111111;
5'b01010: nhiệt = 31'b0000000000000000000001111111111;
5'b01011: nhiệt = 31'b0000000000000000000011111111111;
5'b01100: nhiệt = 31'b0000000000000000000111111111111;
5'b01101: nhiệt = 31'b0000000000000000001111111111111;
5'b01110: nhiệt = 31'b0000000000000000011111111111111;
5'b01111: nhiệt = 31'b0000000000000000111111111111111;
5'b10000: nhiệt = 31'b0000000000000001111111111111111;
5'b10001: nhiệt = 31'b0000000000000011111111111111111;
5'b10010: nhiệt = 31'b0000000000000111111111111111111;
5'b10011: nhiệt = 31'b0000000000001111111111111111111;
5'b10100: nhiệt = 31'b0000000000011111111111111111111;
5'b10101: nhiệt = 31'b0000000000111111111111111111111;
5'b10110: nhiệt = 31'b0000000001111111111111111111111;
5'b10111: nhiệt = 31'b0000000011111111111111111111111;
5'b11000: nhiệt = 31'b0000000111111111111111111111111;
5'b11001: nhiệt = 31'b0000001111111111111111111111111;
5'b11010: nhiệt = 31'b0000011111111111111111111111111;
5'b11011: nhiệt = 31'b0000111111111111111111111111111;
5'b11100: nhiệt = 31'b0001111111111111111111111111111;
5'b11101: nhiệt = 31'b0011111111111111111111111111111;
5'b11110: nhiệt = 31'b0111111111111111111111111111111;
5'b11111: nhiệt = 31'b1111111111111111111111111111111;
endcase
cuối
endmodule
Lỗi xuất hiện khi im cố gắng phân tích cú pháp là:
ncvlog: * E, WANOTL (/ home/lablib/ee435/behavioral/verilog.v, 16 | 20): một mạng không phải là một lvalue pháp lý trong các trường hợp [9.3.1.(IEEE)].5'b00001: nhiệt = 31'b0000 .....;
cho tất cả các trường hợp của tôi kê.I'm pretty mới đến verilog vì vậy tôi hy vọng là cái gì cơ bản, cheers guys!