một hiện tượng bất thường khi thử nghiệm trên FPGA?

Q

quan228228

Guest
Chào,Tôi thiết kế một bộ lọc decimation âm thanh.i hoàn thành mã hóa và thử nghiệm nó trên FPGA board.

Có hai phenomenas.
1.i tạo ra chút tập tin bằng cách sử dụng mà không cần thêm ISE CDC tập tin.Sử dụng bit tập tin, các âm thanh có thể làm việc, nhưng có một số tiếng ồn trong giọng nói.

2.i tạo ra chút tập tin bằng cách sử dụng ISE thêm một tập tin CDC.Sử dụng bit tập tin, các âm thanh có thể làm việc rất tốt.Tiếng nói là rất rất rõ ràng mà không có tiếng ồn.

Đối với những tập tin này bit hai, mã rtl là như nhau.Vì vậy, từ các hiện tượng, tôi có thể suy ra rằng phải có một số lỗi thời gian trong thiết kế.Là được phải không?

Pls giúp tôi và cho tôi một số lời khuyên.Cảm ơn!

DavidThêm vào sau khi 1 phút:làm thế nào về kết quả nếu chip tap ra?

David

 
bạn không thể guarutee hiệu suất của chip trước khi bạn hoàn thành folw của thiết kế ic nhưng thiết kế không fpga.

 

Welcome to EDABoard.com

Sponsor

Back
Top