LEC và problem.Who DC có thể giúp tôi?

S

smallstone

Guest
Thưa tất cả:
Tôi có một số vấn đề về LEC và DC tổng hợp.
DC tái mã hóa các vector bang finiate máy nhà nước.
Vì vậy, các LEC chính thức kiểm tra giữa rtl và netlist là không tương đương.
Nếu tôi không tắt chức năng tự động mã hóa trong DC tổng hợp.
Tôi nên làm gì trong kiểm tra chính thức LEC?1.Giá trị của fsm_stae_0 trong CÁO DC là gì?
2.Có bất kỳ vấn đề trong dofile.do và state.ref?
3.
/ / / LEC dofile.do --------------------///
đọc rtl.v thiết kế-vàng
đọc gtl.v thiết kế-sửa đổi

FSM đọc mã hóa state.ref//////---------- DC CÁO ---------------///////////////// / / /
Thông tin: Các máy State_reg hữu hạn nhà nước đã được trích xuất.(FSM_EX-144)

Đồng hồ: SYSCLK Sense: rising_edge
Đặt lại không đồng bộ: Unspecified

Encoding Bit Độ dài: 3
Mã hóa theo phong cách: tự động

Nhà nước Vector: (State_reg [2] State_reg [1] State_reg [0])Nhà nước bảng mã và đặt hàng:

fsm_state_0: 000
fsm_state_1: 010
fsm_state_2: 011
fsm_state_3: 100
fsm_state_4: 001
fsm_state_5: 101///------------------------- State.ref ---------------///
fromstates State_reg. [2] State_reg [1] State_reg [0]
tostates State_reggol_2_ State_reggol_1_ State_reggol_0_.
. bắt đầu
000 000
001 010
010 011
011 100
100 001
101 101
. kết thúclời chúc mừng tốt đẹp nhất

 
Cùng một vấn đề, bạn sẽ phải đối mặt nếu bạn retiming trong DC!
Thời gian này với logic combo!
LEC đã có một số lệnh cung cấp tài liệu cho các loại hình như của
vấn đề.Sugestion của tôi là bạn nắm bắt các AE LEC hỗ trợ!

 
Đối với lệnh timed sử dụng mô-đun
gắn thuộc tính mô-đun <mod>-pipeline_retime [-dff2buffer] [-vàng |-sửa đổi]

 

Welcome to EDABoard.com

Sponsor

Back
Top