làm thế nào để sử dụng "biên dịch" khi có thiết kế tương tự

[tavidu]

cách sử dụng "biên dịch" khi một thiết kế theo module là instaniated hai lần?

Ví dụ:
module TOP ()

D_SUB U_0 ();
D_SUB U_1 ();

endmodule

khi tôi biên dịch TOP, DC Lỗi infromation đi ra.
Tôi không muốn sử dụng "uniquify" để cheange D_SUB thành 2 tên thiết kế khác nhau.
Cảm ơn

 

[Thomson]

Impossbile Consquence!

Tuy nhiên thử hai bước sau đây thay vì một:
<1> đọc định dạng Verilog "source_name"
<2> Xây dựng module_namevs

read_verilog source_name!Có thể hữu ích!Thomson

 

[joe2moon]

Trong thực tế, bạn có thể đạt được bằng các bước sau:
===============================
bước 1) biên dịch / tổng hợp thiết kế / module D_SUB đầu tiên, và lưu netlist để D_SUB_mapped.v

bước 2) đọc trong việc thiết kế TOP đó bằng cách sử dụng D_SUB_mapped.v thay vì D_SUB_rtl.v

bước 3) biên soạn TOP với không chạm vào U_0 dụ và U_1.
-------------------------------------------------- -------------------------------------------

 

[yeewang]

current_design D_SUB
biên dịch
set_dont_touch .....
current_design TOP
biên dịch ....

sth.như thế.

 

[Atre]

tavidu đã viết:

cách sử dụng "biên dịch" khi một thiết kế theo module là instaniated hai lần?Ví dụ:

module TOP ()D_SUB U_0 ();

D_SUB U_1 ();endmodulekhi tôi biên dịch TOP, DC Lỗi infromation đi ra.

Tôi không muốn sử dụng "uniquify" để cheange D_SUB thành 2 tên thiết kế khác nhau.

Cảm ơn