làm thế nào để đổ tất cả các dạng sóng tín hiệu khi nhập khẩu VHDL int Verilog

[hgz]

hi, tất cả
Làm thế nào để đổ tất cả các dạng sóng 'tín hiệu khi nhập khẩu vào testbench Verilog VHDL,
khi cấp cao testbench là Verilog code (khác VHDL code), sử dụng
ban đầu
bắt đầu
$ dumpfile ( "debussy.vcd");
$ dumpvars (0, đầu);
# 20.000
$ kết thúc;
cuối
ở cấp cao nhất đổ dạng sóng, nhiều tín hiệu VHDL như tín hiệu điều khiển có thể không được catched?Làm thế nào để đổ tất cả các tín hiệu?
Cảm ơn rất nhiều!

 

[aji_vlsi]

Phụ thuộc vào giả lập của bạn thực sự.Vấn đề là VCS không phải là định nghĩa cho VHDL trong VHDL LRM, các công cụ đã mở rộng hỗ trợ mặc dù.Tôi biết trong VCS thêm $ vcdpluson sẽ đổ Verilog VHDL.Họ cũng có dòng lệnh (ULCI) để làm như vậy.NC & MTI cũng có tương tự như TCL lệnh.

Giả lập mà bạn đang sử dụng?

HTH
Aji
http://www.noveldv.com

hgz đã viết:

hi, tất cả

Làm thế nào để đổ tất cả các dạng sóng 'tín hiệu khi nhập khẩu vào testbench Verilog VHDL,

khi cấp cao testbench là Verilog code (khác VHDL code), sử dụng

ban đầu

bắt đầu

$ dumpfile ( "debussy.vcd");

$ dumpvars (0, đầu);

# 20.000

$ kết thúc;

cuối

ở cấp cao nhất đổ dạng sóng, nhiều tín hiệu VHDL như tín hiệu điều khiển có thể không được catched?
Làm thế nào để đổ tất cả các tín hiệu?

Cảm ơn rất nhiều!

 

[Ansunamu]

Tôi nghĩ rằng có thể bạn có thể xem xét để đổ FSDB tập tin.It's tốt hơn so với VCD

 

[hgz]

Tôi sử dụng ncsim mô phỏng.cảm ơn.

 

[roger]

hgz đã viết:

Tôi sử dụng ncsim mô phỏng.
cảm ơn.

 

[amaccormack]

Đọc trên lệnh thăm dò của giả lập.Tôi nghĩ rằng cú pháp là một cái gì đó như:

thăm dò-tất cả các độ sâu-tất cả các biến: PHẠM VI

để bao gồm tất cả các tín hiệu VHDL