H
hgz
Guest
hi, tất cả
Làm thế nào để đổ tất cả các dạng sóng 'tín hiệu khi nhập khẩu vào testbench Verilog VHDL,
khi cấp cao testbench là Verilog code (khác VHDL code), sử dụng
ban đầu
bắt đầu
$ dumpfile ( "debussy.vcd");
$ dumpvars (0, đầu);
# 20.000
$ kết thúc;
cuối
ở cấp cao nhất đổ dạng sóng, nhiều tín hiệu VHDL như tín hiệu điều khiển có thể không được catched?Làm thế nào để đổ tất cả các tín hiệu?
Cảm ơn rất nhiều!
Làm thế nào để đổ tất cả các dạng sóng 'tín hiệu khi nhập khẩu vào testbench Verilog VHDL,
khi cấp cao testbench là Verilog code (khác VHDL code), sử dụng
ban đầu
bắt đầu
$ dumpfile ( "debussy.vcd");
$ dumpvars (0, đầu);
# 20.000
$ kết thúc;
cuối
ở cấp cao nhất đổ dạng sóng, nhiều tín hiệu VHDL như tín hiệu điều khiển có thể không được catched?Làm thế nào để đổ tất cả các tín hiệu?
Cảm ơn rất nhiều!