Jitter vấn đề trong PLL

[Vitamin-C]

Hi, Tất cả,

Tôi có vấn đề jitter với một mạch PLL.Trong thiết kế của tôi, có một bandgap mạch đó tạo ra tài liệu tham khảo cho một regulator điện áp và cũng là để kiểm soát cho các trung tâm điện áp VCO (differential ring oscillator).

Các jitter là tăng cao như mức 0.20UI.Vấn đề của tôi là khi sản lượng regulator được nạp với một Capacitor và resistor (song song) là các jitter
0.05UI để cải thiện rất nhiều.Tôi không biết điều gì gây ra vấn đề này,
sẽ bất cứ ai có bất cứ ý tưởng?

Thanks in advance,
Vita

 

[atmaca]

Để nói bất cứ điều gì mà không nhìn thấy các mạch là rất khó.
Nếu bạn đã đăng bài schematic mạch của bạn, có thể được, tôi có thể giúp bạn.

Cảm ơn, [/ url]

 

[gold_kiss]

Chào,
Tôi đã có vấn đề tương tự ... thats jitter trong PLL.Nhưng tôi mạch
didnt làm cho việc sử dụng BandGap, thay vì nó được sử dụng Vdd_a.

Bây giờ, vấn đề này trong mạch là jitter là do nguồn cung cấp tiếng ồn.

Và trong trường hợp của bạn jitter là do tải.Âm thanh, cũng thú vị.

Cho phép xem, bạn có thể ngắn hơn nữa về mạch của bạn thông tin chi tiết, Topology của sự chậm trễ yếu tố?cung cấp điện áp?các node capacitance?

Tuy nhiên, những khó khăn cho một trong những con số này.
Chúc mừng,
Gold_kiss

 

[Vitamin-C]

Tôi đã để lại câu hỏi của tiểu bang, coz tôi tạo ra một lỗi lầm.
tải nên là bandgap sản xuất thay vì regulator

Tôi có vấn đề jitter với một mạch PLL.Trong thiết kế của tôi, có một bandgap mạch đó tạo ra tài liệu tham khảo cho một regulator điện áp và cũng là để kiểm soát cho các trung tâm điện áp VCO (differential ring oscillator).

Các jitter là tăng cao như mức 0.20UI.Vấn đề của tôi là khi bandgap

sản lượng được nạp với một Capacitor và resistor (song song) là các jitter
0.05UI để cải thiện rất nhiều.Tôi không biết điều gì gây ra vấn đề này,
sẽ bất cứ ai có bất cứ ý tưởng?

Thanks in advance,

 

[atmaca]

Điều gì sẽ xảy ra, Nếu bạn đặt các resistor và không đặt các Capacitor?

Tôi đoán Capacitor hiện không có Địa chỉ hiệu lực.

Các resisitor giúp một số mos transistors (nếu bạn đã sử dụng) để được bão hòa trong khu vực.

Như tôi đã nói, nếu bạn gửi cho các sơ đồ mạch, có thể được, tôi có thể giúp bạn.Cảm ơn

 

[Btrend]

có hai khả năng:
1.năng lực của các lái xe bandgap là không đủ, mà làm cho nó
một "cao impedance" điểm, do đó, nếu có tiếng ồn để vợ chồng nó, nó sẽ không thể
để giảm bớt nó.
2.các giai đoạn lề của bạn bandgap kiểm soát vòng lặp không phải là enoguh

 

[hermes88]

regulator đã phản ứng rất chậm thời gian (điển hình là băng thông 1MHz) và tiếng ồn vcc chỉ có thể được gỡ bỏ từ Capacitor của vcc để groung, các regulator chỉ tính cap
bạn có thể muốn có một vài từ cap ~ PF ~ UF vào để trang trải nhiều tiếng ồn khác nhau

 

[sutapanaki]

bạn nói của bạn bandgap trung tâm kiểm soát tần số của VCO.Bạn đã kiểm tra ở điện áp đầu ra của các bandgap trong thời gian với các tên miền và không có các Capacitor.Nếu đó là ồn mà không có nắp điều này sẽ gây ra jitter.