Y
YAG
Guest
Hi all;
Tôi cố gắng để thiết kế một FD gấp cascode (pmos đầu vào giai đoạn) op amp trong cadence.Khi tôi nhìn vào trong vòng lặp mở, đó là giai đoạn là ok, và điện áp nút dc nghỉ tại các giá trị của họ.Tuy nhiên khi tôi làm cho nó đóng vòng lặp thông qua phản hồi tiêu cực capacitive mô phỏng cho các ac ac được như mong đợi tuy nhiên giai đoạn bắt đầu từ 0 và sau đó ngày càng tăng với độ dốc ngày càng tăng.Ngoài ra khi tôi nhìn vào các nút thông qua phân tích thoáng qua, nó được nhìn thấy rằng thậm chí không có một tín hiệu đầu vào ac sau một thời gian các nút đã bị mắc kẹt ở một trong hai hoặc VDD VSS.
Tôi đã thử mô phỏng được cả hai với CMFB và không có nhưng kết quả là như nhau.Những gì có thể được các nghi phạm thông thường?
Tôi cố gắng để thiết kế một FD gấp cascode (pmos đầu vào giai đoạn) op amp trong cadence.Khi tôi nhìn vào trong vòng lặp mở, đó là giai đoạn là ok, và điện áp nút dc nghỉ tại các giá trị của họ.Tuy nhiên khi tôi làm cho nó đóng vòng lặp thông qua phản hồi tiêu cực capacitive mô phỏng cho các ac ac được như mong đợi tuy nhiên giai đoạn bắt đầu từ 0 và sau đó ngày càng tăng với độ dốc ngày càng tăng.Ngoài ra khi tôi nhìn vào các nút thông qua phân tích thoáng qua, nó được nhìn thấy rằng thậm chí không có một tín hiệu đầu vào ac sau một thời gian các nút đã bị mắc kẹt ở một trong hai hoặc VDD VSS.
Tôi đã thử mô phỏng được cả hai với CMFB và không có nhưng kết quả là như nhau.Những gì có thể được các nghi phạm thông thường?