Giảm chậm trễ từ flop để logic trong đường dẫn quan trọng

[pinkesh2001]

Hi all,

Làm thế nào để tôi giảm bớt sự chậm trễ từ 1 đến flip flop logic.Tôi gặp một sự chậm trễ của 1.5n trước khi đạt đến một bcoz logic trong đó slack của tôi là nhận tồi tệ nhất.

Làm thế nào để tôi tối ưu hóa.
Đệm đã có những sự chậm trễ tồi tệ nhất vì nó rất datapath định hướng khối và với một fanout cao với cap.Its lớn không phải là một con đường multicycle.

Thanks in advance,

Pinkesh

 

[Thomson]

Mặc dù những nội dung mà bạn đề cập không phải là rất rõ ràng, một số cơ bản cách thức giải quyết vấn đề đó đều được liệt kê:
(1) giảm logic combinatory càng ngắn càng tốt
(2) sử dụng các kỹ năng tối ưu DC bao gồm set_critical_range hoặc set_max_delay lệnh
(3) trong quan điểm của tôi, bạn phải sửa đổi mã RTL của bạn được sử dụng lại hơn và nhiều hơn nữa hợp lệ để tổng hợp nếu tần số đồng hồ của bạn không phải là rất lớn.Ví dụ như nó ít hơn 500Mhz.Thường thì các phương pháp mã hóa khác nhau có thể tạo logic khác nhau.
(4) sử dụng verision mới nhất của DC càng tốt mà có thể phân vùng các con đường để làm giảm tải

 

[pinkesh2001]

Thanks Thomson,

Nhưng nghĩ là theo kiến trúc pepole rtl nói rằng con đường sẽ được lớn như các mức logic không thể được giảm bớt.

Tôi m sử dụng macma như là công cụ tối ưu hóa.

Những lệnh mà u có được, tôi không biết m như tôi đã không làm việc trên các công cụ Synopsys.

Có thể clone Flipflop để tôi có thể làm giảm sự chậm trễ và cũng fanout.That flip flop sản lượng pin đã fanout của 500.
Thiết kế làm việc tại 180MHz.

Cảm ơn,

Pinkesh