chia trong Verilog - ok trong sumilation, lỗi, nếu tổng hợp

[nidahas]

hi!!

ia viết một mã trong Verilog mà liên quan đến việc sử dụng mã operator.the phân chia công việc tốt nếu tôi kiểm tra xem nó cho cú pháp hoặc cho các mục đích mô phỏng, nhưng cho một lỗi nếu tôi tổng hợp it.it nói tha operatation bộ phận không thể được thực hiện.

nếu somebdy có thể hướng dẫn tôi làm thế nào để đi về phân chia.

giúp đỡ bất kỳ được đánh giá cao.

cảm ơn

 

[firefoxPL]

phần cứng thực hiện phân chia nếu không thực hiện bởi một số IPCore (hoặc nhỏ Úc) chỉ có thể được thực hiện với cổ tức được nhiều 2, do đó trừ khi thực hiện một cái gì đó như youtMã số:

signalOut = signalIn / 4;

 

[FvM]

Không giống như các khối chức năng khác, ví dụ như nhân, chia nói chung là không suy ra từ HDL với các công cụ biên dịch bình thường.Ngăn song song, như thường cung cấp như mô-đun parameterisable bởi nhà cung cấp FPGA, đang thực hiện một bộ phận ngay lập tức hoặc trong vòng một chu kỳ đồng hồ, nhưng được tiêu thụ rất nhiều tế bào logic.Ngoài ra, ngăn nối tiếp có thể làm điều đó với nỗ lực ít hơn, đòi hỏi phải có một chu kỳ sản lượng đồng hồ mỗi bit.

 

[nidahas]

chia cổ tức của tôi về cơ bản là một biến ...... tức là nó là khác nhau giữa 50-255