cảnh báo từ Bóng ma trong mạch đọc-in

S

sophiefans

Guest
câu hỏi 1:

"input.scs" 20: Illegal đơn vị tiền tố "V" bỏ qua.
"/ home/cds/simulation/inv2/spectre/schematic/netlist/_graphical_stimuli.scs"
0: bất hợp pháp đơn vị tiền tố "v" bỏ qua.

Thông báo từ bóng ma trong 'pplus_u': 'R0', trong khi hệ thống phân cấp dẹt.
R0.d1_r; lẻ được kết nối với nhau (vào nút''VDD!).
____________________________________________________________________
Tất cả các bài viết trên là sai khi mô phỏng với bóng ma.những gì xảy ra?It doesn't matter?

Dòng thứ 20 tập "input.scs" là "v0 (VDD 0)! Vsource dc = 3V type = dc m = 1"
Và những gì được nói trong tập tin "_graphical_stimmuli.scs" là "vin (in1 0) vsource dc = 3.75v type = dc"question2:
i sử dụng cho simulatation bóng ma.Khi đăng bài mô phỏng, i gắn chữ "chiết xuất" trong các tùy chọn môi trường.Nhưng âm mưu này dường như không có thay đổi.Tôi không biết nếu nó đã làm như mô phỏng lên hoặc nếu i phương pháp được sử dụng được ngay.Làm thế nào tôi có thể biết rằng bóng ma đã làm mô phỏng bài ""?

 
xin chào,type=dc"

hãy thử gỡ bỏ các v "" từ "vin (in1 0) vsource dc = 3,75 v
type = dc"

 
về question1:
Trích:hãy thử gỡ bỏ các v "" từ "vin (in1 0) vsource dc = 3.75v type = dc"

 
về điều R0 i am chỉ đoán rằng u là shorting một số resistnace gọi là R0, hàng tại d1_r, làm u có một cái nhìn của tế bào mà d1_r "tên", nếu sau đó thử xem nếu u kết nối cả hai thiết bị đầu cuối của R0 kháng chiến đến VDD.

 
safwatonline đã viết:

về điều R0 i am chỉ đoán rằng u là shorting một số resistnace gọi là R0, hàng tại d1_r, làm u có một cái nhìn của tế bào mà d1_r "tên", nếu sau đó thử xem nếu u kết nối cả hai thiết bị đầu cuối của R0 kháng chiến đến VDD.
 
Giới Q1:
Nó không quan trọng.Nhưng nó sẽ tốt hơn nếu bạn loại bỏ những cảnh báo này.Bạn có thể loại bỏ các 'đơn vị V' (hoặc 'v') hoặc thay đổi họ "_V".

Giới Q2:
Bạn có thể hiển thị netlist để xem được xem là sử dụng cho các mô phỏng.Netlist chiết xuất từ "chiết xuất" xem sẽ được khá khác với từ "xem" schematic.

 
Hughes đã viết:Giới Q2:

Bạn có thể hiển thị netlist để xem được xem là sử dụng cho các mô phỏng.
Netlist chiết xuất từ "chiết xuất" xem sẽ được khá khác với từ "xem" schematic.
 
sophiefans đã viết:

Tôi đã thấy các netlist.
Sau khi chèn chữ "chiết xuất" để eviroment tôi đã lựa chọn "xem tế bào Thiết kế: schematic" ở netlist.
Phương pháp nào là đúng?
Có một snap trong phụ kiện.
 
hi Hughes,
Tôi đã thông qua các bài mô phỏng theo cách của bạn.Nhưng tại sao các phương pháp dưới đây mà bạn đã được đề cập trong trả lời của bạn không phải không?

Trích:1.
Mở ra những thử nghiệm sơ đồ cho các biến tần ở chế độ chỉnh sửa.
Dưới trình đơn Tools, chọn Analog Môi trường.
Một cửa sổ tương tự như dưới đây sẽ hiển thị một cửa sổ pop-up.

2.
Để Cadence để mô phỏng thông qua việc xem chiết xuất của các thiết kế bố trí thay vì xem schematic, bạn sẽ bao gồm một mục bổ sung (chiết xuất) trong Danh sách Switch xem sao cho nó bây giờ chứa sau đây:

hspiceS cmos.sch gia vị cmos_sch chiết schematic

3.
Bây giờ bạn có thể thực hiện các mô phỏng theo cách thức tương tự như trước, hoặc thông qua Cadence hoặc Hspice phương pháp.
Thêm bước này cho phép bạn đưa vào tài khoản tất cả các capacitances ký sinh (ví dụ, từ liên kết nối và nguồn / khu vực cống) được chiết xuất vào xem chiết xuất từ thiết kế bố trí của bạn.
Bạn có thể nhận thấy sự khác biệt tinh tế in the post-kết quả mô phỏng waveforms bố trí hoặc so với trước kết quả được xem sơ đồ bố trí.

 
Hi sophiefans,

Tôi không thể tìm thấy những vấn đề thực tế.Ông có thể cho tôi biết được vấn đề thực sự là những gì?Nghĩa là, làm thế nào là nó không phải không?Liệu các mô phỏng không?Hoặc nó sử dụng giao diện chuyển đổi sai?Hay cái gì khác là sai?

Trong ví dụ trên, "nhổ" là ở giữa "cmos_sch cmos.sch" và "schematic".Thông thường chúng tôi không sử dụng "cmos_sch" và cmos.sch "", vì thế sẽ sử dụng chiết xuất netlister nếu nó tìm thấy một.Nhưng nếu một tế bào nào có cmos_sch "" hoặc cmos.sch "" xem, những "chiết xuất" xem sẽ không được sử dụng.Đây là một vấn đề có thể.

Để sử dụng "chiết xuất" xem, cần có các chân xem như biểu tượng của nó - tên pin cả pin và hướng dẫn.Nếu không, thủ tục netlisting sẽ thất bại.

Nếu "trích ra" xem có mạng lưới toàn cầu (chẳng hạn như "VDD" và! GND "!"), Đôi khi các mạng lưới toàn cầu sẽ được coi là địa phương - có thể là một lỗi.

Tôi không thể tưởng tượng những vấn đề khác bây giờ.

 
a) Tôi personaly KHÔNG sẽ sử dụng xem chiết xuất trực tiếp mặc dù tôi biết những người làm điều đó.
Tôi khuyên bạn nên để tạo ra (trong trường hợp của DIVA) tương tự với chiết xuất parasitics và sau đó sử dụng trình soạn thảo phân cấp để xác định xem có nên được sử dụng trong mô phỏng.
Nó có thể là cú pháp của netlist chiết xuất không có trong ngôn ngữ bóng ma nhưng trong gia vị (hoặc ngược lại) và rằng nó không như thế.

 
Tôi không biết tại sao tôi không thể đăng bài mô phỏng thực thi bằng cách gọi Analog Everioment trong xem trích.Có ba đầu vào tín hiệu đó được cho là hình ảnh dưới đây.Nhưng trong khi mô phỏng, tôi không thể đi qua.Và Tình trạng này sẽ luôn được hiển thị như hình dưới đây.

 
chỉ là một ý tưởng - Bạn đang sử dụng chiết xuất được thực hiện bởi DIVA cho LVS????nếu như vậy thì không nên có sự khác biệt giữa schematic và extrcated trừ khi bạn có parasitics.Cho rằng chúng tôi sẽ phải xem biết nếu có bất kỳ pres hoặc các thiết bị pcap trong netlist.Sau đó, phải có một sự khác biệt

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top