câu hỏi về báo cáo ban đầu

B

beowulf

Guest
Làm thế nào là tuyên bố đầu tiên 'là' Verilog giải nghĩa của Synopsys.Tôi đã nghe ý kiến khác nhau, một số nói rằng nó không phải là một số synthesizable nói nó được.
Xin vui lòng cho tôi biết.

Ngoài ra, nơi tôi sẽ tìm thấy danh sách báo cáo (Verilog) được synthesizable và cách chúng được giải thích bởi Synopsys.

Cảm ơn,
Beowulf

 
Nếu tôi không nhầm, Tôi không sử dụng ban đầu cho RTL mã vì nó không phải là synthesizable.

Tôi chỉ sử dụng nó trong testbenches của tôi cho mô phỏng và trong mã hành vi.'cáo ban đầu' được sử dụng để khởi đầu vào ur của một thiết kế trong mô phỏng.

Đúng tôi nếu tôi là sai.

-no_mad

 
khi tôi viết code RTL, không sử dụng "đầu tiên"
"ban đầu" chỉ sử dụng để mô phỏng và gỡ lỗi

 
exoerience của tôi ... bằng cách sử dụng

Ban đầu tuyên bố trong Verilog hoàn toàn là ... để làm mẫu hành vi ... và không cho RTL ....

thnx

 
Ban đầu không thể tổng hợp, nếu bạn muốn cải thiện bạn rtl mã phong cách, trước tiên bạn nên đọc RMM,
đó là rất tốt cho newbie.

 
stormwolf đã viết:

Ban đầu không thể tổng hợp, nếu bạn muốn cải thiện bạn rtl mã phong cách, trước tiên bạn nên đọc RMM,

đó là rất tốt cho newbie.
 
RMM là tái sử dụng phương pháp hướng dẫn sử dụng ..

Trong phần Ebooks sẵn có của nó.

hxxp: / / www.edaboard.com/viewtopic.php?t=53588

Bạn có thể muốn kiểm tra Verilog Tổng hợp primer quá ..

jelydonut

 
Tuyên bố ban đầu được bỏ qua bởi Synopsys (bất kỳ công cụ tổng hợp).
Bạn có thể sử dụng báo cáo ban đầu chỉ trong testbench / testcase vv, không phải trong RTL.
Hãy thử một số sách tiểu học trên Verilog hoặc tham khảo Solvnet

- Một

 
Cảm ơn bạn đã dành cho tất cả các bài trả lời và tham khảo để RMM.

Ai có thể giúp tôi Solvenet truy cập, có tải trọng của thông tin đó và tôi có thể tạo tài khoản riêng của tôi, nhưng tôi không có quyền truy cập vào các giấy phép Synopsys.

Cảm ơn
Beowulf

 
ban đầu có thể không được tổng hợp, sử dụng tốt hơn u chỉ định và luôn luôn cho mã hóa. sau đó u có thể thiết kế với những điều luôn luôn và chỉ định ..

 
shashi_reddy21 đã viết:

ban đầu có thể không được tổng hợp, sử dụng tốt hơn u chỉ định và luôn luôn cho mã hóa. sau đó u có thể thiết kế với những điều luôn luôn và chỉ định ..
 
Hi Beofulf,

Bạn không thể suy ra một mạch đồng hồ thế hệ đáng tin cậy bằng cách viết RTL.Điều này thường được sử dụng tinh thể và PLL trong thiết kế sản.

 
Bạn không thể sử dụng chỉ định tuyên bố bên trong "luôn luôn" khối.

"gán" là dành cho thiết kế logic combonational.
"luôn luôn" tuyên bố là luôn luôn có sẵn để thực hiện.Mỗi lần đầu vào thay đổi trong danh sách senstivity.Để biết thêm chi tiết, tôi nghĩ rằng u có thể đọc từ bất kỳ cuốn sách Verilog hoặc sử dụng bất kỳ công cụ tìm kiếm để tìm.

 
này là một số mẹo từ bên cạnh tôi trong khi u viết mã synthesizablei # itial Được sử dụng ở băng ghế chỉ thi.# Sự kiện có ý nghĩa hơn cho đồng bộ hoá các thành phần bench thử nghiệm

# Real kiểu dữ liệu không được hỗ trợ.# Thời gian nhập dữ liệu không được hỗ trợ# orce và phát hành các loại dữ liệu không được hỗ trợ# gán và deassign của reg kiểu dữ liệu không được hỗ trợ.Nhưng chỉ định kiểu dữ liệu trên dây được hỗ trợ

# ORK gia nhập Use nonblocking bài tập để có được hiệu quả như nhau.# Khăn cửa khẩu nguyên thủy cấp được hỗ trợ

# UDP và bảng không được hỗ trợ.

 
Cảm ơn tất cả để trả lời,
1.Không Synopsys có một danh sách các Verilog xây dựng có thể được tổng hợp?

2.Ai có thể giúp tôi Solvnet truy cập trang web?Tôi không có giấy phép # cần phải đăng ký.

B

 
CLK không synthesizable và chúng tôi sẽ không sử dụng nó trong tổng hợp này, CLK được cho cấp chip bởi Dao động bằng cách sử dụng PLL, do đó, u dont worry abt CLK, chỉ cần chúng nó simualtion để kiểm tra các chức năng

 
beowulf đã viết:

Cảm ơn tất cả để trả lời,

1.
Không Synopsys có một danh sách các Verilog xây dựng có thể được tổng hợp?2.
Ai có thể giúp tôi Solvnet truy cập trang web?
Tôi không có giấy phép # cần phải đăng ký.B
 
beowulf đã viết:

Làm thế nào là tuyên bố đầu tiên 'là' Verilog giải nghĩa của Synopsys.
Tôi đã nghe ý kiến khác nhau, một số nói rằng nó không phải là một số synthesizable nói nó được.

Xin vui lòng cho tôi biết.Ngoài ra, nơi tôi sẽ tìm thấy danh sách báo cáo (Verilog) được synthesizable và cách chúng được giải thích bởi Synopsys.Cảm ơn,

Beowulf
 
ban đầu không phải là tổng hợp và điều này là được sử dụng trong các Cuốn thử nghiệm
và nó được thực thi chỉ một lần

và chủ yếu được sử dụng để khởi các giá trị.

nếu i am sai hãy sửa lại cho tôi

cảm ơn bạn.beowulf đã viết:

Làm thế nào là tuyên bố đầu tiên 'là' Verilog giải nghĩa của Synopsys.
Tôi đã nghe ý kiến khác nhau, một số nói rằng nó không phải là một số synthesizable nói nó được.

Xin vui lòng cho tôi biết.Ngoài ra, nơi tôi sẽ tìm thấy danh sách báo cáo (Verilog) được synthesizable và cách chúng được giải thích bởi Synopsys.Cảm ơn,

Beowulf
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top