để sử dụng công tác trong Verilog

[jay_ec_engg]

I công việc có thể ghi tập tin riêng biệt như là nói "abc.v" và sau đó gọi trong file cdf.v bằng cách sử dụng "bao gồm" abc.v "???

 

[freeinthewind]

thẳng thắn, tôi không khuyên bạn nên sử dụng u "nhiệm vụ" để chuyển ra logic combinational.mạch được thực hiện theo cách này không hiệu quả và giữ cải thiện tốc độ và khu vực.

 

[semiconductorman]

yes u có thể làm điều đó ....nhưng chắc chắn u biên dịch nhiệm vụ cũng tập trước khi bắt đầu mô phỏng và cũng nếu bạn cho biết tên tập tin tương đối sau đó hãy chắc chắn rằng bạn bao gồm dir bởi incdir hoặc u có thể có vấn đề.

 

[billjoy]

Có, bạn có thể làm điều này, nhưng chắc chắn rằng các dây / reg / đầu vào ...đã được decalred trước khi nhiệm vụ được bao gồm.

 

[jay_ec_engg]

yes u có thể làm điều đó ....nhưng chắc chắn u biên dịch nhiệm vụ cũng tập trước khi bắt đầu mô phỏng và cũng nếu bạn cho biết tên tập tin tương đối sau đó hãy chắc chắn rằng bạn bao gồm dir bởi incdir hoặc u có thể có vấn đề.

Tôi đang phải đối mặt với vấn đề trong công việc bao gồm các tập tin trong tập tin chính ..trong quá trình biên dịch của chính tập tin hiển thị của nó mà nó không thể bao gồm họ ....
whats ur những vấn đề nói về??tôi nghĩ rằng đây là những gì đang xảy ra, nhưng im không biết phải làm gì ...