để phân biệt hành vi và cấu trúc trong Verilog Trong

[letan]

Chào!

Tôi đã tập Verilog trong nestlist, và tôi không biết nó là gì?Hành vi hoặc cấu trúc.

Tôi chỉ học Verilog vì vậy tôi không thể phân biệt.

Bất cứ ai có thể giúp tôi?

Cảm ơn

 

[leongch]

Nếu đó là netlist, cần cấu trúc

 

[IMON]

bạn có thể đăng bài tập Verilog?đó là để chỉ chắc chắn về

 

[semiconductorman]

Nó không phải là quá nhiều như là một mã số nhưng nhiều hơn với methodlogy nhưng closly oberserving mã không cung cấp cho bạn một ý tưởng của nó là gì.Nếu bạn có "chờ đợi" câu vv nó chắc chắn là behaviourly mã.

 

[kishore2k4]

IMHO, nếu nó mô tả các hành vi sau đó hành vi của nó và nếu nó mô tả cơ cấu sau đó cấu trúc của nó.Chỉ cần cố gắng thực hiện một hình ảnh tinh thần của các mạch rằng HDL được mô tả.Hãy nhớ rằng khi được xem như là hộp đen các loại được cả hai chức năng như nhau, miễn là chúng được viết như vậy.

 

[ravipati]

Trường hợp sẽ được trong stuctural.
thủ tục / luôn luôn trong các hành vi.
assaign trong luồng dữ liệu.

 

[shiv_emf]

tôi cũng nghĩ!sau khi tổng hợp u sẽ nhận được netlist được mô tả rõ ràng cơ cấu hợp lý của các kết nối giữa các tế bào tiêu chuẩn

 

[sekapr]

hành vi mô tả các luồng dữ liệu chỉ, cấu trúc mô tả các luồng dữ liệu với các thành phần.

 

[jason99pan]

Nếu bạn chỉ có một tập tin netlist, tôi nghĩ rằng nó không thể được xác định cho dù là hành vi hoặc cấu trúc.Lý do là cả hai HDL nhập cảnh, nhập cảnh schematic có thể tạo ra file netlist.
Nếu đó là schematic nhập cảnh, nó sẽ được cấu trúc.
Nếu đó là HDL nhập cảnh, nó không thể được xác định cho dù đó là hành vi hoặc cấu trúc, trừ khi bạn nhìn thấy các chi tiết của file netlist.
Theo tôi biết, một số tập tin netlist sẽ mô tả các cấu trúc.Sau đó có thể thiết kế được cấu trúc.
Nếu tôi sai, xin vui lòng xác tôi.

 

[bbgil]

một sự khác biệt giữa các cấu trúc và hành vi là trong hành vi, việc sử dụng ấn định và nhà khai thác Bitwise là phổ biến trong khi trong hành vi, quan hệ và decison làm nhà điều hành được sử dụng (tức là nếu sau đó, elsif).Ngoài ra hành vi có xu hướng tập trung vào cách thức sản lượng sẽ được tạo ra (dòng chảy) hơn là làm thế nào nó được kết nối (cấu trúc / thành phần).Hành vi cho các HDL được sử dụng linh hoạt hơn trong việc định tuyến, và bản đồ vẽ thành mục tiêu FPGA thiết bị.hy vọng điều này sẽ giúp

 

[letan]

Thanks, tất cả mọi người

Bạn rất loại

Cảm ơn