để loại bỏ "chỉ định" sau khi DC tổng hợp?

[Kermit]

Trong thiết kế của tôi, một số tín hiệu như thế này:
mô-đun thử nghiệm (a, b ,......)
một đầu vào;
đầu ra b;
......

phân công một = b;
endmodule

Sau khi tổng hợp, báo cáo này didnot thay thế bằng cách chèn một bộ đệm Nhưng cant này tuyên bố được công nhận bởi Encounter!.
Làm thế nào để xóa bỏ được "phân công"?

 

[wadaye]

Hi Kermit:

Bạn có thể sử dụng "set_fix_multiple_port_nets" để giải quyết vấn đề này!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />wang1

 

[khplnarayana]

Chào,

Tôi cố gắng sửa chữa các couldnot đề nghị làm điều đó.Bạn có thể xin hãy giải thích về điều này.Cảm ơn,
Narayana.

 

[Memphis]

Sau khi thiết lập "set_fix_multiple_port_nets" đúng, bạn phải resynthesis các Verilog và viết ra, sau đó bạn sẽ nhận được netlist mà không "phân công".Suggesstion hy vọng này là hữu ích cho bạn.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />
<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[eternal_nan]

Hãy chắc chắn rằng bạn gọi lệnh với các tùy chọn sau đây:
set_fix_multiple_port_nets-all-buffer_constants

Thiếu-buffer_constants có thể gây ra bạn vẫn còn có một số phát biểu ấn định.Ngoài ra, hãy chắc chắn rằng bạn không phải làm một set_dont_touch "" trên một số mô-đun có chứa phân phát biểu ...

 

[qu]

i đáp ứng cùng một vấn đề,

nếu u không thể gỡ bỏ ấn định, chỉnh sửa trực tiếp ......

 

[microww]

khi bạn có xe buýt tri_state hoặc cổng, bạn sẽ có "chỉ định"; hoặc khi bạn có một số pins không liên lạc, bạn sẽ có "chỉ định".
Bạn có thể thêm boundary_optimization và đặt sửa chữa để loại bỏ các "phân công"

 

[horzonbluz]

Hi, microww.
set_boundary_optimization đúng
Điều này thiết lập được biên dịch không được sử dụng.Nó có thể thay đổi logic của subdesigns của bạn.Vì vậy, chúng tôi không sử dụng nó trong DC.

 

[ic_design]

"sửa trực tiếp" không phải là phương pháp tốt nhất.bạn đã sử dụng tốt hơn "set_fix_multiple_port_nets".

 

[farmerwang]

verilog_out_no_tri đặt đúng
set_fix_multiple_port_nets-all-đệm

Điều này cần khắc phục vấn đề của bạn.Lưu ý, bạn cần phải áp dụng cho tất cả các thiết kế của bạn đọc.

 

[seanwu]

Có vẻ như không có vấn đề, khi sử dụng chỉ định để thay đổi tên net trong một module.

 

[ecijun]

Một cuốn sách nói rằng nó không tương thích với "một số P" R & các công cụ, nhưng tôi đã không gặp vấn đề này, tôi sử dụng SE và Sóc Encounter.

 

[carrie]

sử dụng 'change_names-rule Verilog-phân cấp' trước khi viết ra định dạng Verilog netlist.

 

[maxsnail]

verilog_out_no_tri đặt đúng
set_fix_multiple_port_nets-all-đệm