để dự đoán tiếng ồn giai đoạn của PLL?

[trả lời]

cảm ơn

 

[YC Park]

Xin chào

Bạn có thể mô phỏng theo mô phỏng PSS cadence.
Để giảm thời gian mô phỏng, Bạn muốn thay đổi tốt hơn khối kỹ thuật số với các mô hình VerilogA.

Cảm ơn.

 

[lewisflame]

Do chúng ta phải xem xét tiếng ồn giai đoạn của PLL, khi chúng tôi thiết kế một mô hình hệ thống đường ống ADC nơi đồng hồ được tạo ra bởi PLL?

 

[khouly]

u có thể dự đoán PLL giai đoạn tiếng ồn chỉ đơn giản bằng tay phân tích, nhưng nó là khó

1) kiểm tra xem contributin chính của tiếng ồn pha
2) kiểm tra chức năng chuyển giao PLL do nguồn này

lưu ý.cho giai đoạn tiếng ồn từ reffernce "PLL là thấp vượt qua bộ lọc"
cho giai đoạn tiếng ồn từ VCO "các PLL cao qua bộ lọc

3) caluate việc đạt được và sự mong manh của nguồn hàng, thêm chúng cuối cùng

đây là một xấp xỉ thô để tính giai đoạn tiếng ồn

nhưng nếu u muốn có một kết quả chính xác, PSS với giai đoạn mô phỏng tiếng ồn là phải

khouly

 

[jfyan]

Câu trả lời đã viết:

cảm ơn

 

[shaikhsarfraz]

Chào,
Bạn có thể dự đoán tiếng ồn giai đoạn của PLL bằng cách thực hiện và phân tích PNOISE PSS.

Cảm ơn
Shaikh Sarfraz