Xin tư vấn về thiết kế bộ nhớ RAM sau!

[jeremylbt]

Đề cập đến việc thiết kế kèm theo sơ đồ khối:<img src="http://www.freeimagehosting.net/uploads/52b8a7b804.jpg" border="0" alt="Please advise on the following RAM design!!!" title="Xin tư vấn về thiết kế bộ nhớ RAM sau!"/>Có phải chúng ta có thể đạt được các bước sau trong 1 chu kỳ đồng hồ?

Dữ liệu từ RAM cảng duy nhất và cảng RAM kép được đọc, và viết được gửi kết quả lại cho RAM cảng duy nhất tất cả trong 1 chu kỳ đồng hồ.Đây có thể?

Tôi đã mô phỏng và thiết kế từ các mô phỏng thời gian có vẻ như khả thi.Tôi có sai trong bất cứ cách nào?

Xin cho biết.Cảm ơn.

 

[kvingle]

đồng thời bạn đang viết \ đọc từ bộ nhớ RAM cảng duy nhất là nó typo không?
tôi nghĩ rằng bạn có interchanged nhãn của RAMS trong pic.
Tôi không nghĩ rằng bạn có thể đạt được nó trong đồng hồ duy nhất.
vì dữ liệu từ RAM sẽ đến trên cổng ra sau khi đồng hồ để ra chậm trễ ... và sau đó bạn wont có thể lưu các dữ liệu tương tự trong ram đến cạnh CLK tiếp theo ...
bình thường mô phỏng sẽ không hiển thị sự khác biệt như vậy vì nó không tính đến sự chậm trễ khác nhau vốn có của phần cứng ..
thử đăng bài và mô phỏng lộ trình.

 

[jeremylbt]

Cảm ơn bạn đã trả lời của bạn.Những con số được laballed như dự định.Có lẽ tôi không nên đặt Rd / Wr Địa chỉ trong ram cảng duy nhất.Nên đặt chỉ "Địa chỉ".

Dù sao tôi đã chạy mô phỏng thời gian sau khi đăng bài-và-con đường và mô phỏng các kết quả cho thấy rằng tôi có thể đọc, và viết thêm vào địa chỉ tương tự trong 1 chu kỳ đồng hồ.Tôi không hiểu tại sao là tốt.