xin làm rõ nghi ngờ của tôi về sự chậm trễ tuyên truyền

[m_ratheesh_k]

hi, bất kỳ ai xin có thể calrify nghi ngờ của tôi A & B là hai yếu tố đầu vào của cổng NAND. Nói tín hiệu đến tại cửa NAND muộn hơn tín hiệu B. Để tối ưu hóa chậm trễ, hai loạt NMOS đầu vào A & B, một trong những bạn sẽ đặt gần đầu ra? tại sao? Thanks Mrk

 

[tdminion]

'A' cần phải được gần gũi hơn với đầu ra. Nếu B trở thành hoạt động đầu tiên, sau đó là nút giữa A và B có thể được thải ra '0 'để khi' A 'sẽ được kích hoạt, các con đường từ "đầu ra" để tham khảo (GND) là chỉ thông qua các bóng bán dẫn NMOS 1. Điều này nghe có vẻ giống như một câu hỏi bài tập về nhà?