Xilinx xc9572xl thay vì của Altera epm7064

[ulaska]

Xin chào, tôi có một số vấn đề. trong một mạch vi điều khiển, chúng tôi sử dụng CPLD giữa bus CPU và thiết bị I / O bus. chúng tôi sử dụng mạch thiết kế tham khảo, và chúng tôi sử dụng Xilinx xc9572xl-10, thay vì Altera epm7064 - 7. nhưng Xilinx chúng tôi không làm việc, nó hoạt động nhưng không phải tất cả các chức năng .. có thể là bất kỳ vấn đề với vấn đề thời gian, gây ra Altera là 7ns, Xilinx của chúng tôi là 10 ns. vấn đề rất nhiều? chúng ta không sử dụng bất kỳ GCK đồng hồ toàn cầu, vv. đầu vào của chúng tôi được IORD OE IOWR # # # # WR ... CPU .. vấn đề không phải là rất rõ ràng, xin lỗi, nếu bạn muốn tôi có thể đính kèm các mạch PLD. cảm ơn bạn.

 

[echo47]

Vấn đề là gì? Nếu bit đầu ra của bạn được đảo ngược, sau đó xem báo cáo lỗi này: http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=21168

 

[ulaska]

ok tôi quên giải thích rằng tôi sử dụng ISE 7.1i + sp4 tôi không nghĩ rằng có một lỗi. chúng tôi sử dụng CPLD giữa bus CPU và thiết bị I / O bus. vấn đề là: chúng ta có thể xem các bit dữ liệu trong các dòng xe buýt CPU, nhưng chúng tôi không thể nhìn thấy các bit dữ liệu cần thiết trong xe buýt dữ liệu thiết bị I / O (sau đó CPLD)