Xilinx ISE 9.1i WebPack sp 3, gated đồng hồ cảnh báo

[cyboman]

Tôi mới để thiết kế kỹ thuật số và không biết công cụ tốt. Tôi đang sử dụng một nexys 2 fpga và WebPack Xilinx ISE 9.1i sp 3 để tổng hợp và thực hiện. i đã được mã hóa một truy cập johnson đơn giản nhưng sau khi thực hiện, tôi nhận được cảnh báo sau đây:

Tạo netgen log file time_sim.nlf '. Thực hiện C: \\ Xilinx91i \\ bin \\ nt \\ bitgen.exe-intstyle ISE-f "johnson_counter_top.ut" "johnson_counter_top.ncd" johnson_counter_top johnson_counter_top.pcf "PhysDesignRules: 372 - Gated đồng hồ. Đồng hồ clk_out net là nguồn bởi một pin tổ hợp. Đây không phải là thực hành thiết kế tốt. Sử dụng pin CE để kiểm soát việc nạp dữ liệu vào flip-flop. Thực hiện ver1-> rev1: 0 error (s), 1 cảnh báo (s) thực hiện đã kết thúc với cảnh báo (s).

thiết kế dường như được làm việc nhưng tôi vẫn muốn biết cảnh báo có ý nghĩa gì. ai đó có thể giải thích có nghĩa là gì và làm thế nào tôi có thể sửa lỗi này cảnh báo. bất kỳ sự giúp đỡ và hiểu biết được đánh giá cao.

 

[vipinlal]

Bạn có thể gửi mã của bạn? - Vipin http://vhdlguru.blogspot.com/

 

[cyboman]

ở đây nó là

 mô-đun johnson_counter_top (đầu vào dây [3:03] BTN, đầu vào dây mclk, đầu vào dây [4:00] sw, sản lượng dây [7:0] ld), dây clk_out;. clkdiv # (COUNTER_WIDTH ( 24), INDEX_WIDTH (5)) u0 (reset (BTN [3:03]), CLK (mclk), chỉ số (sw), clk_out (clk_out));..... johnson_counter # (N (8)). u1 (CLK (clk_out), thiết lập lại (BTN [3:03]), q (ld)...); endmodule mô-đun clkdiv # (tham số COUNTER_WIDTH = 24, tham số INDEX_WIDTH = 5) (sản lượng dây clk_out, nhập vào dây CLK, dây thiết lập lại đầu vào, đầu vào dây [INDEX_WIDTH-1: 0] chỉ số); reg [COUNTER_WIDTH-1: 0] truy cập; / / nhị phân truy cập luôn luôn @ (posedge CLK hoặc thiết lập lại posedge) bắt đầu nếu (reset == 1) bắt đầu truy cập

 

[dilinx]

Hi cyboman, thông điệp cảnh báo nói về vấn đề và giải pháp. Trong FPGA để tránh các vấn đề định tuyến thời gian đồng hồ là được chăm sóc đặc biệt ... Bạn không thể để cho đồng hồ để đi trong đường dẫn dữ liệu. Điều này sẽ cung cấp cho một cảnh báo .... Không cổng đồng hồ, nếu nó là cần thiết, sử dụng tài nguyên đồng hồ FPGA (BUFGCTRL, BUFGCE vv)

 

[vipinlal]

Gần đây tôi đã thấy loại mã này ở đây: http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf Chỉ cần đi qua pdf.They đã giải thích như thế nào mã của bạn sẽ nhận được tổng hợp theo tình trạng này và làm thế nào để tránh thiết kế như vậy. - Vipin http://vhdlguru.blogspot.com/

 

[dilinx]

Cyboman Hi, nhìn vào thiết kế ur rõ ràng rằng "clkdiv" mô-đun của thiết kế ur sẽ được thực hiện bằng cách sử dụng LUTs và FF .... điều đó có nghĩa là "clk_out" đang diễn ra trong dữ liệu đường dẫn .... Để tránh điều này sử dụng DCM hoặc PLL cho module "clkdiv" .....

 

[cyboman]

dilinx tôi thực sự đánh giá cao sự giúp đỡ, nhưng có một vấn đề nhỏ. Tôi thực sự mới để thiết kế kỹ thuật số và FPGA nói chung. Tôi mới cho nó ngay cả khi tôi đọc hướng dẫn tôi không hiểu họ. Tôi đánh giá cao nếu bạn có thể giúp đỡ trong việc thực hiện đề nghị của bạn. làm thế nào tôi có thể sử dụng DCM hoặc PLL cho clkdiv mô-đun? nó cũng sẽ giúp để biết những gì DCM? (I nghĩ rằng tôi biết những gì PLL, giai đoạn bị khóa vòng lặp). giúp đỡ bất kỳ được đánh giá cao ps. tôi biết rằng nó có thể là không thích hợp để đặt câu hỏi như của tôi trên các diễn đàn như thế này nhưng tôi, như họ nói, một Noob. tôi thực sự muốn tìm hiểu, không may, tuy nhiên tôi không có một trong gần dạy tôi hoặc yêu cầu giúp đỡ.

 

[dilinx]

PLL hoặc DCM, u có thể costomize trong coregen và khởi tạo nó trong module hàng đầu của bạn (ở vị trí của module "clkdiv )..... để biết thêm chi tiết về DCM và PLL thông qua hướng dẫn người sử dụng Xilinx FPGA ..... nếu u có bất kỳ nghi ngờ cho tôi biết .....