Xilinx 10.1.3 - Bản đồ vấn đề, cần giúp đỡ

[badaseshi]

Xin chào tất cả,
Tôi có một khối thay thế trong thiết kế của tôi, nơi 128 bit dữ liệu được thay thế bởi bit dữ liệu 128 khác.Tôi đã thực hiện một cái nhìn đơn giản lên bảng với tuyên bố trường hợp chỉ định đầu ra với giá trị mới sẽ được thay thế.Khi tôi thực hiện thiết kế một mình, quá trình MAP là phân khối đến 256 * 8 bit ROM 4 và cả hai hành vi, địa điểm và mô phỏng tuyến đường đang làm việc tốt.Nhưng khi tôi thực hiện cùng một thiết kế trong một dự án, nơi tôi có instantiated khối thay thế, quá trình MAP được phân công cùng BLOCK RAM là 256 * 8 trong đó có đầu vào đồng hồ (Tôi đã không gửi đồng hồ này ở tất cả các module) và cho phép đầu vào.Nó được lấy từ pin cho phép một số module khác mà không có cách nào kết hợp với khối này.
Tôi có thể nói bằng cách nào đó Mapper rằng khối này để gán cho ROM thay vì RAMS?hoặc bất kỳ giải pháp nào khác không?Tôi đang sử dụng Xilinx 10.1.3 và gia đình thiết bị là XC3S1500-4FG456.

 

[badaseshi]

Tôi quên đề cập đến rằng tôi là chặn suy ra là ROM và thực hiện bằng cách sử dụng chỉ đọc Block RAM như là không có ROM hiện nay trong các thiết bị phần cứng Spartan.Tuy nhiên, RAM cho phép đầu vào của khối là conected để load_reg_in pin mà không có cách nào liên quan đến khối này.Một điều nữa là, nên tôi hy vọng sản lượng ở cạnh gia tăng của đồng hồ hoặc đầu ra sẽ phải được sẵn sàng ngay sau khi tôi áp dụng các đầu vào (ofcourse với sự chậm trễ một số, nhưng không phải phụ thuộc vào tăng cạnh đồng hồ)?Tôi hy vọng sau này ở với khối của tôi nhưng điều đó có vẻ là không phải vậy.

Đây là một phần của báo cáo tổng hợp.

-------------------------------------------------- ---------------------
| Ram_type | Block | |
-------------------------------------------------- ---------------------
| Port A |
| Tỉ lệ | 256 từ x 8-bit | |
| Hình thức | ghi đầu tiên | |
| ClkA | kết nối với tín hiệu <clk> | tăng |
| EnA | kết nối với tín hiệu <load_data_reg> | | cao
| WeA | kết nối với tín hiệu <N0> | | cao
| AddrA | kết nối với tín hiệu <data_reg_in> | |
| Dia | kết nối với tín hiệu <N0> | |
| Doa | kết nối với tín hiệu <layers/bytesub_out> | |
-------------------------------------------------- ---------------------