X + HDL Verilog2Vhdl lỗi với 'dây'

[TurboPC]

Tôi đang sử dụng X + HDL để chuyển đổi một mô-đun Verilog để VHDL. Tôi nhận được một lỗi cú pháp trên các từ khóa 'dây'. Những gì tôi nên làm gì? Có một từ khóa khác cú pháp tôi nên sử dụng? Lưu ý: Tôi không phải là rất quen thuộc với Verilog. Disclaimer: Tôi đã thấy một đề cập đến lỗi này trên Elektroda trước, nhưng tôi không thể tìm thấy nó nữa. Cảm ơn!

 

[TurboPC]

Các lỗi là đến từ dòng trước khi tuyên bố dây: undef toto `ifdef toto reg [5: 0] a, b, c, d;` khác dây [5: 0] a, b, c, d; `endif chỉ nhận xét dòng

 

[ngisst]

bạn đã bỏ qua ";" ở cuối dòng ... dây [5: 0] a, b, c, d;

 

[TurboPC]

Cảm ơn ', bình luận, nhưng đó là một lỗi đánh máy khi tôi sao chép các ví dụ để elektroda ... Câu hỏi của tôi vẫn còn đứng ...