Wat không (!==) Verilog điều hành có nghĩa là?

S

siva_7517

Guest
Hi, Wat điều này có nghĩa là nhà điều hành Verilog (!==): ví dụ A == B!
 
Hi, là không bằng B, bao gồm cả x và z (trường hợp sự bất bình đẳng) Bit với x và z có trong so sánh và phải phù hợp với kết quả là đúng.
 
== là bất bình đẳng so sánh giá trị logic 0 1 X và Z một trong những "nhà khai thác bản sắc" trong khi các = là cho sự bất bình đẳng so sánh giá trị logic của:!! 0 và 1 chỉ có nó là một trong những nhà khai thác bình đẳng " "
 
ngoài ra, == không thể được tổng hợp nhưng! = là ok
 

Welcome to EDABoard.com

Sponsor

Back
Top