VHDL & Verilog & systemC

[alieeldin]

xin vui lòng tôi muốn biết sự khác biệt chính giữa VHDL & Verilog & systemC
tại các điểm-
alieeldin

 

[vikadik]

Verilog
* Sử dụng rộng rãi
* Dễ dàng để mã
* Nhiều nhiều công cụ

VHDL
* Không sử dụng rộng rãi
* Đúng cấu trúc mã hóa
* Vài công cụ
* Dễ dàng hơn để gỡ lỗi

 

[the_penetrator]

đây là ý kiến của tôi

-Verilog
1.Sử dụng rộng rãi ở Bắc Mỹ, Nhật Bản
2.Khó khăn để gỡ lỗi, xấu-gõ
3.Đường cong mượt mà học tập
4.Nguồn gốc từ C
5.Tầm thường hỗ trợ cho CPLD, FPGA

- VHDL
1.Sử dụng rộng rãi ở châu Âu, phần còn lại của thế giới
2.Dễ dàng hơn để gỡ lỗi, độc đáo, đánh máy
3.Dốc hơn đường cong học tập
4.Nguồn gốc từ ADA
5.Hỗ trợ tốt hơn cho CPLD, FPGA

 

[coolsniper]

trên thực tế, VHDL được hỗ trợ bởi các công cụ cũng như Verilog, và dễ học.

 

[EDALIST]

VHDL, Verilog là tương tự Trong đó Họ có thêm phần cứng hướng.

Ngôn ngữ C Dựa có thêm phần mềm định hướng.

-> Sự khác nhau chính là chế biến Xử lý song song.

Trong VHDL, Verilog chế biến song song là Native.Phương pháp chế biến Serial
Là không hiệu quả (Sử dụng máy Nhà nước Gigantic Thay vì đơn giản Coding Trong C)

Trong C Chế biến song song - Có ngoại Concept.

Tôi nghĩ VHDL là không hiệu quả Rất Ngôn ngữ, Từ Nó cần rất cụ thể Syn thuế.
Và sử dụng rất nhiều Prefixes, vĩ.

Ngoài ra còn là một ngôn ngữ mô phỏng Clumsy Rất, và là không giới thiệu Đối với kiểu dáng lớn.

 

[sharda1]

*** VHDL, Verilog là tương tự Trong đó Họ có thêm phần cứng hướng.

*** ERILOG là rất dễ dàng hơn nhiều sau đó VHDL.

FOR cả VHDL & VERYLOG thiết kế cần phải biết longuage khác để kiểm tra có chức năng cho các nhà thiết kế này phải viết các testbench bằng ngôn ngữ khác như c, c .

*** Trong một nhà thiết kế systemC không có cần phải biết tất cả điều này chúng có thể dính vào với systemc cho bất kỳ thành phần trong systemC họ có thể viết testbench trong systemC chỉ.

*** Trong một u systemC có thể xuất file ur trong VC , & biên dịch & mô phỏng rằng mô-đun.

 

[gliss]

Verilog dễ dàng hơn để tìm hiểu ý kiến của tôi.

 

[samcheetah]

i đồng ý, Verilog là rất dễ dàng để tìm hiểu nếu bạn có một số kinh nghiệm trong C. tôi đã cố gắng để học VHDL nhưng sau đó tôi đã chán và tôi đã quyết định đánh bóng kỹ năng Verilog của tôi.tôi tin rằng là một quyết định khôn ngoan

 

[gliss]

Tôi không biết về phần còn lại của thế giới, nhưng ở Mỹ bạn sẽ biết cả hai Verilog và VHDL.

 

[bboyrichard]

Verilog có lẽ được sử dụng nhiều hơn trong công nghiệp, VHDL nhiều hơn trong nghiên cứu như khi tôi đi đến sự nghiệp công bằng, công ty thường chỉ hỏi tôi có biết Verilog.

 

[sanJerry2004]

Theo tôi, Verilog cho mô-đun và VHDL cho hệ thống flexiable.

 

[semiconductorman]

Tôi muốn không tiết lộ vào đó là ngôn ngữ easiier / tốt hơn / nhanh hơn vv
Tôi đã sử dụng cả 3 ngôn ngữ và tôi có thể tóm tắt như

VHDL: đây là một ngôn ngữ mô tả phần cứng, là một trong những eariliest sau mô tả languge cao và rất nghiêm adrehers để mô tả phần cứng.Khó code nhưng một khi bạn nhận được mã số compliling bạn genrally không nhìn thấy nhiều tổng hợp một / mô phỏng không phù hợp.Tổng hợp các công cụ bất lợi lớn nhất không đưa ra netlist VHDL, nếu bạn định làm xác nhận netlist / mô phỏng.

Verilog: cú pháp là tương tự như 'ngôn ngữ lập trình' c do đó hầu hết mọi người tìm thấy nó dễ dàng hơn để mã trong ngôn ngữ này.Nhưng BAD mã hóa có thể gây ra tình trạng STYLE chủng tộc / bất xứng hợp và mô phỏng và tổng hợp.Nhưng lợi thế lớn là làm bài net valdiaion danh sách tổng hợp là không nhiều của một nỗ lực kể từ khi bạn có thể có được một netlist veilog từ công cụ tổng hợp của bạn

SystemC: Tất cả cùng Verilog / VHDL là ngôn ngữ được sử dụng để xác minh các thiết kế.Nhưng với thời gian thiết kế bắt đầu nhận được phức tạp và cần được cảm thấy để xác minh ở một mức độ trừu tượng cao hơn đây là nơi mà các HVL (phần cứng ngôn ngữ xác minh) ra hình ảnh.SystemC dựa trên c infact nó chỉ là một thư viện c có thể được sử dụng để mô hình phần cứng.Lớn bất lợi này mà không có nhiều hỗ trợ nếu bạn muốn để tổng hợp trong systemc bởi nhà cung cấp bất kỳ và do đó, nó vẫn còn majorlly sử dụng chỉ cho verifiacation.

Và experice của tôi với những ngôn ngữ này là họ rất khó onlly để bắt đầu với khó khăn nhưng không vì thế mà bạn không nên đặt nỗ lực vào họ.Tôi hy vọng thread này không kết thúc với một cuộc thảo luận về những gì được cấp trên.

 

[sp]

semiconductorman đã viết:

Tôi hy vọng thread này không kết thúc với một cuộc thảo luận về những gì được cấp trên.

 

[dragonight_x]

Vâng, tôi biết cả hai ngôn ngữ VHDL và Verilog.Cá nhân tôi như Verilog hơn

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

và tôi nghĩ rằng nó dễ dàng hơn để tìm hiểu.