VHDL nếu kê enquiry

[drifterz]

Chào

Tôi mới đến VHDL vì vậy xin vui lòng pardon tôi "silliness".
khi tôi tuyên bố một tín hiệu (signal_a) như std_logic_vector và tôi muốn kiểm tra xem có dấu hiệu, kê dưới đây là hợp lệ?
nếu (signal_a> = 0) sau đó
hoặc phải làm những MSB cụ thể rõ ràng:='0' )then

if (MSB của signal_a
='0 ') sau đó

Thanks in advance.

 

[xtcx]

Các tín hiệu cho các ví dụ như, một là "10001010". Đây là các MSB'1 '. Do đó này có nghĩa là người ký tên là-ve (Tôi đoán) và viceversa .... Luôn luôn kiểm tra theo cách này
Nếu (a (7) ='1 ') THEN
(
Kê;
)
nếu kết thúc;
I guess it's ok cho bạn để làm cho nó ... có đúng không, nếu tôi sai
Regrds.

 

[FvM]

as such has no sign, you would have to cast the variable to signed to perform a signed compare.

std_logic_vector
như vậy không có đăng nhập, bạn sẽ phải cast biến để ký kết để thực hiện một ký so sánh.
Mã số:

nếu có chữ ký (signal_a)> = 0 sau đó

 

[drifterz]

những gì là implication của việc sử dụng các gói phần mềm?
IEEE.STD_LOGIC_1164.ALL sử dụng;
IEEE.STD_LOGIC_ARITH.ALL sử dụng;
IEEE.STD_LOGIC_UNSIGNED.ALL sử dụng;

cảm ơn.

 

[FvM]

Các gói declarare vận hành và chức năng để sử dụng trong tổng hợp logic.Để ý kiến của tôi, STD_LOGIC_1164 và STD_LOGIC_ARITH là những gói phần mềm bạn cần phải phù hợp với hầu hết các mẫu thiết kế.STD_LOGIC_UNSIGNED có thể được sử dụng bổ sung.Nó giới thiệu một Verilog hành vi tương tự như tất cả các std_logic_vector cũng được coi là số unsigned.Cá nhân, tôi tuyên bố muốn có chữ ký và UNSIGNED explicitely, có thể yêu cầu bổ sung một số loại casts nhận được nhiều hơn, nhưng rõ nét.

 

[Guest]

Lưu ý, các
IEEE.STD_LOGIC_ARITH.ALL sử dụng;
IEEE.STD_LOGIC_UNSIGNED.ALL sử dụng;
gói được cả hai không đạt tiêu chuẩn Synopsys gói cho rằng, "hijack" the IEEE tên.

Đúng cách để làm unsigned toán học và có chữ ký trên std_logic là để chỉ bao gồm:

IEEE.numeric_std.all sử dụng;

Đó là tất cả,
kể từ ngày sau đó bạn có thể sử dụng chữ ký và unsigned loại hình toán học và làm cho chúng.Và nó chính thức
của IEEE.