VHDL mô phỏng vấn đề ...

[lmtg]

Việc đăng bài dịch để mô phỏng các mã sau đây sẽ cho tôi một sản lượng 'x' ...Bất cứ ý tưởng và lý do tại sao tôi có thể giải quyết như thế nào?

tổ chức clkedand là
Cảng (CLK: trong STD_LOGIC;
một: trong STD_LOGIC;
b: trong STD_LOGIC;
y: STD_LOGIC ra);
kết thúc clkedand;

Hành Vi kiến trúc của clkedand là
tín hiệu c: std_logic: ='0 ';
bắt đầu
c <= một hoặc b;
quá trình (CLK, a, b, c)
bắt đầu
nếu clk'event và CLK ='1 'rồi
y <= a và b và c;

nếu kết thúc;
kết thúc quá trình;
Hành Vi kết thúc;

 

[asjohnas]

Bạn có thể đặt chỉ có một tín hiệu ở đầu: c.Bạn cần fisrt cho một nhà nước và các b.

Trong tương lai tốt đẹp hơn sử dụng một số tín hiệu Reset (RST), sẽ thiết lập lại tín hiệu của bạn vào một số giá trị mặc định.

 

[lmtg]

Ngay cả khi tôi sử dụng một rst tôi vẫn còn có cùng một vấn đề ..Ami làm gì sai?

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Buồn" border="0" />bắt đầu
c <= một hoặc b;
quá trình (CLK, a, b, c)
bắt đầu
nếu arst ='1 'và sau đó <='0';
elsif clk'event và CLK ='1 'rồi
y <= a và b và c;

nếu kết thúc;
kết thúc quá trình;
kết thúc Hành Vi

 

[thiagu_comp]

Chào,
Tôi lẫn lộn với phong cách mã hóa.Của bạn là gì nhằm logic hoặc chức năng của các mã.
1) Y <= a và b và (a hoặc b), nhưng không có gì là 'y <= a và b'.
2) Có thể có tình trạng da do cảm ứng với danh sách có chứa a, b và c.
Xin vui lòng giải thích tại sao bạn cần 'c' trong việc tuyên bố sequential?

 

[lmtg]

hello ..

Vâng, đây là đơn giản chỉ là một bài kiểm tra mã (Tôi đồng ý
của nó rất bối rối một) để kiểm tra một vấn đề có trong dự án thiết kế mã.What
I'm testin là nếu tôi có một phân định tín hiệu (C ở đây) và tôi chỉ định cho nó vào một kết quả trong một quá trình clocked, xin đăng bài tổng hợp các quyền được hay không ...
Thật không may, tôi đã nhận 'X' cho rằng sản lượng và do đó tôi không biết lý do tại sao ..

 

[thiagu_comp]

Ok.Tôi cố gắng làm nó chính tôi.Tổng hợp các công cụ tối ưu hoá nó và hiểu được nó.Tôi synthesized logic và triển khai thực hiện và có một cổng (LUT).Các sản lượng này và là cửa ngõ cho một Flipflop.Ngoài ra cốt lõi logic này có rất ít các buffers.Các tuyến đường đã đăng bài mô phỏng cũng hoạt động tốt.Chỉ khi có một số vi phạm một X propogated.Nếu không được đăng ký sản lượng và sản lượng.Rar đính kèm là một kho lưu trữ có chứa netlist, sdf tập tin và mô phỏng các waveform.
Xin lỗi, nhưng bạn cần đăng nhập để xem tập tin đính kèm này