VHDL mã để có được 2 ^ n cho đầu vào n u có thể giúp tôi plssssssss

[sushma67]

thư viện ieee; sử dụng ieee.std_logic_1164.all, SHF thực thể là cổng (I: trong std_logic_vector (2 downto 0); Y: ra std_logic_vector (7 downto 0)), kết thúc SHF, kiến ​​trúc hành vi của SHF là bắt đầu Y

 

[joelby]

Nếu đầu vào của bạn là chỉ có ba bit rộng, bạn có thể dễ dàng thực hiện điều này bằng cách sử dụng một bảng tra cứu: 000: Y

 

[TrickyDicky]

Một số lỗi: 1. không có nhà điều hành ^. Nhà điều hành quyền lực là ** 2. Std_logic_vector không phải là một số, do đó bạn không thể sử dụng trực tiếp trong số học. sử dụng ieee.numeric_std.all trực tiếp điện mã: Y

 

[arunbv123]

thiết lập y với tất cả các số không (thiết lập lại y bằng không) và làm cho tôi [SIZE = 1] th [/SIZE] vị trí cao. y [7:0]

 

[TrickyDicky]

thiết lập y cho tất cả các số không (thiết lập lại y bằng không) và làm cho tôi [SIZE = 1] th [/SIZE] vị trí cao. y [7:0]

 

[seamountain82]

trong Verilog chỉ định Y = (1

 

[sushma67]

trực tiếp và cho shifter cũng có thể nó hiển thị lỗi rằng đó là hy vọng ') tôi đã cố gắng ..... trong shifter "sll" là những gì tôi dint hiểu rằng

 

[TrickyDicky]

sll = chuyển trái hợp lý, và có sẵn trên kiểu số học ký kết và unsigned trong thư viện numeric_std. Về cơ bản nó là một nhân với 2 ^ n, n là số bên phải: op

 

[sushma67]

thư viện ieee; sử dụng IEEE. std_logic_1164.all, ieee.numeric_std.all sử dụng thực thể SHF là cổng (i: trong std_logic_vector (3 downto 0); y: ra std_logic_vector (15 xuống 0)); cuối SHF, kiến ​​trúc hành vi của SHF y

 

[TrickyDicky]

trước hết, bạn cần phải bao gồm: sử dụng thư viện numeric_std ieee.numeric_std.all; thứ hai, không đặt khoảng trắng ở giữa của mã: unsigned không unsi gned