VHDL hướng dẫn giải thích mã synthesizable

[ramspoly]

Tôi đang tìm một số hướng dẫn giải thích những gì cú pháp trong VHDL là synthesizable đến một khối phần cứng đặc biệt. Ví dụ, với trường hợp chọn hoặc tuyên bố có thể được synthesizable để tuyên bố MUX và nếu khác synthesizable để MUX với các ưu tiên vv

 

[Sckoarn]

ramspoly, Có rất nhiều điều bạn có thể tìm thấy bằng cách tìm kiếm trên net. http://www.xilinx.com/itp/xilinx10/books/docs/sim/sim.pdf Đây chỉ là một trong số họ. Hy vọng rằng sẽ giúp một số. Sckoarn

 

[ckshivaram]

tôi nghĩ rằng đây là những gì bạn đang tìm kiếm [url = http://esd.cs.ucr.edu/labs/tutorial/] VHDL hướng dẫn: Học qua ví dụ [/url] http://lslwww.epfl. ch / trang / giảng dạy / cours_lsl / sl_info / VHDL-tutorial.pdf [url = http://www.doulos.com/knowhow/vhdl_designers_guide/] VHDL thiết kế của Hướng dẫn [/url]

 

[ramspoly]

Cảm ơn bạn

<span style="color: grey;"><span style="font-size: 10px">---------- viết thêm vào 05:12 ---------- Previous post được tại 05:11! - ---------</span></span>
cảm ơn bạn!

 

[alexan_e]

Ngoài ra kiểm tra [url = http://www.altium.com/files/learningguides/TR0115% 20VHDL% 20Synthesis% 20Reference.pdf] VHDL tổng hợp tham khảo [/url] [URL = "www.usna.edu/EE/ee462/ hướng dẫn sử dụng / vhdl_ref.pdf "] VHDL tham khảo hướng dẫn sử dụng [/URL] Alex

 

[dnk0904]

Tôi có một thói quen mà sử dụng VCOM với check_synthesis-tùy chọn trong Modelsim. Tôi nghĩ rằng đây lựa chọn tuyệt vời cho mã synthesizable