Verilog rtl xử lý ngắt trang điểm n interruprt rõ ràng đồng thời cần thiết?

[wls]

Xin chào. Tôi đang viết một bộ đếm thời gian truy cập với APB giao diện (nô lệ). Tại mỗi đếm tràn hoặc nắm bắt tín hiệu đầu vào, một xung kích hoạt được tạo ra. Gián đoạn cho phép đăng ký, interrrupt đăng ký và rõ ràng gián đoạn đăng ký cư trú ở bên cạnh nô lệ APB? Nếu đăng ký rõ ràng được thiết lập (1), làm gián đoạn rõ ràng và rõ ràng là tự động rõ ràng. Làm thế nào để tôi viết một rtl Verilog để xử lý tín hiệu gián đoạn đồng thời và tín hiệu rõ ràng, nếu cả hai cùng một thời gian kích hoạt. Bất cứ ai có thể cho ví dụ về mã rtl xử lý gián đoạn rõ ràng và làm gián đoạn đồng thời. Thời gian dài, tôi đã không viết Verilog, quên nhất. Đánh giá cao sự giúp đỡ ..... Kính trọng.

 

[ravurig]

Rtl, cuộc thăm dò cho tình trạng ngắt của nó. Nếu thiết lập rõ ràng gián đoạn. Nếu bạn đang sử dụng "cánh tay" dễ dàng testbench, sửa đổi C-mã để thêm một thói quen ISR.

 

[wls]

Xin chào. Tôi viết Verilog testbench để kiểm tra nó? Chúng ta cần phải xem xét gián đoạn trước và làm gián đoạn tiếp theo? Hãy nói rõ ràng và kích hoạt int xảy ra đồng thời. Rõ ràng nên rõ ràng gián đoạn trước đó và đồng thời kích hoạt int là do gián đoạn hiện nay? Do u có mẫu Verilog mã? Tôi kèm theo các pdf khả năng logic int n rõ ràng. int trang điểm được thiết lập khi int được phát hiện, vì vậy khả năng là nó được thiết lập bởi int trước. Như vậy rõ ràng nên cear trước và trang điểm int có thể được thiết lập bởi int mới. Khi đã rõ ràng, rõ ràng các trang điểm int, nó sẽ tự động rõ ràng. Hy vọng có thể cho ví dụ? Thx.