Verilog mã cho các lỗi ...

A

appu1985

Guest
Bất kỳ cơ thể có thể cho tôi biết lý do tại sao .. tôi không phải là mã chạy trong Xilinx ISE Simulator .. của nó chỉ asimple mã nhưng vẫn không chạy ...mô-đun pelement (ii, xi, pi, psi, CLK, M1, m2, io, xo, po, psj);
/ / Tham số Học Đánh giá của các mạng Neural
tham số lrate = 0,01;
/ / Nhập cảng của các yếu tố chế biến
input [5:0] ii; / / Index của các điểm ảnh đầu vào để chế biến các nguyên tố
input [7:0] xi; / / Pixel giá trị đầu vào để chế biến các nguyên tố
input [3:0] pi; / / Index of số người có các hình ảnh đang được đầu vào
input [7:0] psi; / / phần Sum Dữ liệu trước chế biến từ các nguyên tố
CLK đầu vào;
M1 đầu vào; / / Chọn hiệu cho các Quyết định sau khi các chế độ hoạt động cho dù Đào tạo công nhận hoặc
nhập m2; / / Chọn hiệu cho các quyết định sau khi ở chế độ đào tạo, nếu chúng ta cần phải tính toán sản xuất hoặc cập nhật các trọng
/ / Đầu ra cổng của các yếu tố chế biến
sản lượng [5:0] io; / / đầu ra chỉ mục của các điểm ảnh
sản lượng [7:0] xo; / / đầu ra của các giá trị pixel
sản lượng [3:0] po; / / đầu ra của Người chỉ mục
sản lượng [7:0] psj; / / ra những cập nhật phần tính toán số tiền này trong chế biến nguyên tố
/ / Đăng ký Định nghĩa
reg [7:0] pso;
reg [7:0] và [9:0];
reg [7:0] yrecog;
reg [7:0] w [4095: 0];
reg [7:0] psw;
reg [7:0] g;
reg [7:0] w1;
reg [7:0] psj;
reg [7:0] yrec;
reg [7:0] regr;
/ / Dây điện
wire [7:0] t;
dây [15:0] d;
dây [15:0] ra;
dây [15:0] temp;
dây [15:0] y2;
dây [31:0] temp1;
luôn luôn @ (M1 hoặc m 2)
bắt đầu: abc1
nếu (M1! = 0) bắt đầu
nếu (m2! = 0) bắt đầu
mult M1 (xi, w [ii], t);
thêm a1 (t, psi, psj);
nếu (ii> = 4095) bắt đầu
/ / luôn luôn @ (CLK)
chỉ định và [pi] = psj;
cuối
cuối
gán io = ii;
gán xo = xi;
gán po = pi;
cuối
nếu (M1! = 0) bắt đầu
nếu (m 2) bắt đầu
mult m 2 (lrate, y [pi], d);
mult m3 (d, xi, ra);
thêm a2 (out, w [ii], temp);
mult M4 (y [pi], y [pi], y2);
mult M5 (y2, w [ii], temp1);
thêm A3 (temp1, psw, g);
gán psw = g;
trừ S1 (temp, temp1, w1);
gán w [ii] = w1;
luôn luôn @ (CLK)
bắt đầu
gán io = ii;
gán xo = xi;
gán po = pi;
chỉ định psj = psw;
cuối
cuối
cuối
nếu (M1 == 1'b0) bắt đầu
mult câu M6 (x [ii], w [ii], regr);
nếu (ii> = 4095) bắt đầu
chỉ định yrecog = yrec;
cuối
khác
bắt đầu
thêm a4 (yrec, regr, tempre);
chỉ định yrec = tempre;
cuối
cuối
cuối
endmodule

 
Vấn đề của bạn là mã hóa ur verilog như C / C mã.
Hãy nghĩ phần cứng đầu tiên và sau đó sử dụng verilog để chỉ mô tả nó.Verilog HDL là một ví dụ:
ngôn ngữ mô tả phần cứng!
Bạn ur tự suy nghĩ những gì phần cứng ur mã sẽ tạo ra!bạn sẽ nhận được ý tưởng!

 

Welcome to EDABoard.com

Sponsor

Back
Top