E
echo47
Guest
Các thuộc tính trong đoạn mã Verilog sau đây gây ra các lỗi cú pháp gây tử vong ở ModelSim 5,8. Đây có phải là lỗi của tôi, hoặc một lỗi ModelSim? Xilinx XST chấp nhận nó. Nếu tôi viết lại nó để loại bỏ các vòng lặp 'tạo ra', ModelSim chấp nhận các thuộc tính, và bỏ qua chúng một cách chính xác. (Các thuộc tính cho Xilinx ISE) đầu vào [7:0] InP, quán trọ; dây [7:0] tmp, sản lượng [7:0] outp, outn, genvar n, tạo ra cho (n = 0; n