VCC VSS ESD bảo vệ mạch

[surreyian]

khi thực hiện thiết kế ESD cho VDD / VSS, chúng tôi sử dụng cổng căn cứ NMOS.là lý do tại sao nó như vậy?
tôi cũng đã xem qua thiết kế có một R tại cửa khẩu và tie để GND.Sự khác nhau là những gì?lợi thế của việc sử dụng các R là gì?là nó để cung cấp một con đường trở kháng thấp?hoặc là nó để ngăn chặn ruptures của oxit.
cảm ơn

 

[malizevzek]

trong thiết kế ESD một diode NMOS sử dụng kết nối để kết nối với VSS, và kết nối PMOS diode cho kết nối với VDD, do đó, các cửa của các bóng bán dẫn được kết nối với VSS và VDD, tương ứng.

 

[Abaoapple]

nó cho biết các GRNMOS có một tấm áp thấp hơn GGNMOS

do đó, nó có thể prerect các vi mạch sớm

nhưng tôi vẫn chưa nắm được kết quả

 

[rajkumaru]

Qus-khi thực hiện thiết kế ESD cho VDD / VSS, chúng tôi sử dụng cổng căn cứ NMOS.là lý do tại sao nó như vậy?
Ans-Để bảo vệ các mạch từ ESD sự kiện bằng cách sử dụng hoặc lên và xuống diode hoặc GGNMOS.
Qus-i cũng đã xem qua thiết kế có một R tại cửa khẩu và tie để GND.Sự khác nhau là những gì?lợi thế của việc sử dụng các R là gì?là nó để cung cấp một con đường trở kháng thấp?
Ans-resitor cung cấp đường dẫn kháng cao quá cao hiện nay (ESD là hiện hiện tượng) sẽ không đi qua các PMOS / NMOS thiết bị và nó có thể được bảo vệ.Như bạn đã biết, cho dư thừa hiện tại chúng tôi đã thiết kế một con đường của kháng thấp.

 

[llbaobao]

rajkumaru đã viết:

Qus-khi thực hiện thiết kế ESD cho VDD / VSS, chúng tôi sử dụng cổng căn cứ NMOS.
là lý do tại sao nó như vậy?

Ans-Để bảo vệ các mạch từ ESD sự kiện bằng cách sử dụng hoặc lên và xuống diode hoặc GGNMOS.

Qus-i cũng đã xem qua thiết kế có một R tại cửa khẩu và tie để GND.
Sự khác nhau là những gì?
lợi thế của việc sử dụng các R là gì?
là nó để cung cấp một con đường trở kháng thấp?

Ans-resitor cung cấp đường dẫn kháng cao quá cao hiện nay (ESD là hiện hiện tượng) sẽ không đi qua các PMOS / NMOS thiết bị và nó có thể được bảo vệ.
Như bạn đã biết, cho dư thừa hiện tại chúng tôi đã thiết kế một con đường của kháng thấp.

 

[ESDSolutions]

Grounded Gate NMOS (ggNMOS) được sử dụng cho ESD bảo vệ trong quá trình trưởng thành.Ý tưởng là phải có các thiết bị rò rỉ trong quá trình hoạt động bình thường thấp, vì thế cửa khẩu được gắn thấp.Khi-trong ESD-điện áp drain là tăng trên các điều kiện tín hiệu chuẩn, nước từ các-chất nền đường giao nhau đi vào sự cố sạt lở mà cuối cùng dẫn đến các biến trên các thiết bị NPN ký sinh giữa Drain (thu) - Substrate (base) - Nguồn (emitter).Thiết bị này có ~ 10 lần khả năng hiện tại hơn so với các thiết bị MOS hoạt động, và có thể shunt những chi phí vượt quá xuống đất.

Khi một kháng (kilo ohm) là ràng buộc giữa các cửa khẩu và nguồn, tiềm năng cửa khẩu là capacitively (Khóa cửa khẩu cap) cùng cao trong xung ESD nhanh.Điều này khiến một số lượng nhỏ MOS hiện thông qua kênh này sẽ dẫn đến nhanh hơn turn-on của NPN ký sinh.Điều này có nghĩa là điện áp giữa pad và mặt đất sẽ nhỏ hơn khi một kháng cửa khẩu được sử dụng.

Take Care: Đối với ESD bảo vệ cho 90nm và nâng cao hơn các giải pháp ggNMOS không thích nữa do sự kích hoạt điện áp cao và giữ điện áp so với điện áp phân tích về một thiết bị oxit mỏng cửa khẩu.Một giấy từ IBM cho thấy, từ 90nm trên có thể là các ggNMOS thậm chí không thể bảo vệ ôxít cửa khẩu của chính mình nữa trong thời gian ESD căng thẳng.Giải pháp mới độc quyền (không miễn phí để sử dụng mà không có giấy phép một số) được sử dụng để đối phó với ESD trong công nghệ tiên tiến

Cũng trong công nghệ điện áp cao, thiết bị ggNMOS đang không được sử dụng để bảo vệ ESD do ảnh hưởng suy thoái theo xung ESD.

 

[tdy]

một res làm giảm điện áp cao điểm tạm thoát bằng cách chuyển trên các kênh với sự giúp đỡ từ cap cgs ký sinh.

 

[Anbusivam]

Kính ESDSolutions.Rất tốt giải thích.Cảm ơn bạn đã giúp tôi hiểu ggnmos tốt hơn.

 

[mengcy]

Hi, ESDSolutions, những gì bạn có nghĩa là do "hiệu ứng xuống cấp dưới xung ESD"?.

 

[ESDSolutions]

Hi Mengcy

Những gì tôi có ý nghĩa với "hiệu ứng suy thoái" là thiết bị ggNMOS là làm giảm đi sự căng thẳng xung dưới nhiều ESD.Đây là điển hình cho điện cao thế các nút CMOS.

Ví dụ: Giả sử đúc cung cấp một ESD bố trí cụ thể của một thiết bị điện áp cao NMOS.Các đúc sẽ yêu cầu một mức độ 4kV vững mạnh HBM của bố trí cụ thể (L, W, ..) (chỉ là ví dụ).

Khi thiết bị này được nhấn mạnh với 2kV HBM bạn mong đợi bảo vệ hoàn hảo, ngay cả đối với nhiều căng thẳng xung tuần tự.Tuy nhiên, những gì bạn sẽ thấy là rò rỉ từ cống và chất nền từ từ sẽ tăng lên.

Giả sử rò rỉ tại cống là khoảng 1nA (@ 32V thiên vị) trước khi bắt đầu thử nghiệm căng thẳng.Sau đó, điện thoại sẽ được nhấn mạnh với 2kV HBM xung trong khi hiện rò rỉ được theo dõi tại giữa xung HBM.Bạn sẽ thấy rằng rò rỉ là tăng chậm từ nA để UA để mA.Tại một số thời gian nó sẽ làm suy giảm một mạch ngắn.Điều này có thể xảy ra đã có tại 10-50 xung.

Khi đúc hoặc đối tác IO hoặc ESD IP / tư vấn cho bạn một HV NMOS ALWAYS bố trí bạn nên yêu cầu cho "thi căng thẳng lặp đi lặp lại" kết quả!

Một bài báo gần đây cho thấy một ví dụ về các dữ liệu đó:
"High-Điện áp nLDMOS trong Phong cách Giao diện Waffle với Body-Injected Kỹ thuật cho ESD Bảo vệ" bởi Wen-Yi Chen và Ming-Dou Ker được xuất bản trong IEEE Thư tư thiết bị điện tử - EDL.

ES